ELEKTRONIKA DIGITAL
SEMESTER GENAP
Disusun Oleh:
Drs. I Made Satriya Wibawa, M.Si.
JURUSAN FISIKA
FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM
UNIVERSITAS UDAYANA
TAHUN 2015
BAB I
SISTEM DAN KODE BILANGAN
5 7 0 3 4
1 1 0 0 1
24 23 22 21 20
Maka akan didapatkan :
(1x24) + (1x23) + (0x22) + (0x21) + (1x20)
= 16 + 8 + 0 + 0 + 1
= 25
Konversi Secara Cepat dan Mudah
Langkah-langkah konversi dari biner ke desimal :
1. Tulis bilangan biner yang dimaksud.
2. Tulis bobotnya ; 1, 2, 4, 8, . . . .
3. Coret setiap bobot yang berada dibawah digit 0.
4. jumlahkan bobot-bobot yang tersisa.
Contoh : Biner : 1101
1. 1 1 0 1 (tulis bilangan biner)
2. 8 4 2 1 (tulis bobot masing-masing)
3. 8 4 ø1 (coret bobot dibawah digit 0)
4. 13 (jumlah bobot yang tidak dicoret)
2 6 1 ← sisa pertama
2 3 0 ← sisa kedua
2 1 1 ← sisa ketiga
0 1←
Dan hasilnya adalah
(13)10 = (1101)2
Contoh :
Ubah bilangan (23)10 = ( )2
Hasilnya adalah
(23)10 = (10111)2
Untuk alamat 16-bit kita dapat mengubah dari biner-Hexa-desimal sebagai berikut :
1. ubah byte atas ke dalam desimal (desimal UB)
2. ubah byte bawah ke dalam desimal (desimal LB)
3. jumlahkan kedua bilangan desimal hasil konversi tersebut.
Ex :
1101 0111 1010 0010 → menjadi desimal
1. 1101 0111
D7 = 55.040
1010 0010
2.
A2 = 162
Maka ;
55.040
162
+
55.220
Jadi didapatkan :
(1101 0111 1010 0010)2 = (D7A2)16 = (55.202)10.
Konversi Desimal ke Hexa
Ex :
(2.479)10 = (9AF)16
Jawab :
16 2479
16 154 15 F
Kode ASCII
Untuk memperoleh informasi yang keluar dan masuk pada komputer, kita perlu
menggunakan bilangan, huruf dan simbul-simbul lain.
Ini merupakan kode alfanumerik untuk I/0 komputer karena masing-masing komputer
punya kode sendiri-sendiri. Maka, industri sepakan untuk menciptakan sistem kode I/0
dengan nama ASCII (American standart Code for Information Intercharge).
Dengan kode ASCII setiap pabrik dapat membakukan perangkat keras I/0 seperti papan
tombol, printer, tampilan dsb.
Kode ASCII adalah kode 7-bit dengan format sebagai berikut :
X6 X5 X4 X3 X2 X1 X0 ; setiap X dapat berupa I/0.
BAB II
SISTIM BILANGAN
2.2 BINER
Sebelum membahas lebih lanjut, perlu diketahui pengubahan bilangan ke dalam suatu
basis tertentu.
Misalkan suatu bilangan N dalam basis 5. bilangan ini bisa diubah ke dalam basis (radiks)
r, misalkan Ai adalah sisa dari tiap pembagian, jadi Ai < r.
r N
r N1 A0
r N2 A1
r Nn An-1
0 An
2 653
2 326 1
2 163 0
2 81 1
2 40 1
2 20 0
2 10 0
2 5 0
2 2 1
2 1 0
0 1
65310 = 1 0 1 0 0 0 1 1 0 1
MSB LSB
Pangkat 2n 29 28 27 26 25 24 23 22 21 20
Untuk pecahan :
0,37510 = . . . 2
0,375.2 = 0,75
0,75.2 = 1,50
0,50. 2 = 1
0,37510 = 0 1 12
2 5
2 2 1
2 1 0
0 1
5,625 = 1 0 1 .1 0 1
0,625.2 = 1,25
0,25.2 = 0,5
0,50. 2 = 1
16 45
16 2 13
0 2
4510 = 2 D H
- Ubahlah 250,25
16 250 0,25 . 16 = 4 H
16 15 10
0 15
250,2510 = F A . 4H
.
- FFFF
15.163 + 15.162 + 15.16 + 15
= 61.440 + 3840 + 240 + 15
= 65.535
1KB = 1024 byte = 210 byte
64 KB = 65.536 byte.
2.4 BILANGAN KOMPLEMEN 2
Metode komplemen-2 dari perwakilan bilangan telah digunakan secara luas pada
peralatan yang berbasis mikroprosessor. Sampai sekarang, kita telah mengandaikan
bahwa semua bilangan adalah positif . Akan tetapi, mikroprosessor YP harus memproses
baik bilangan positif maupun bilangan negatif.
Andaikan sebuah register YF 8bit.
MSB adalah bit tanda. Jika bit ini (nol) maka bilangan adalah positif (+). Jika 1 maka
bilangan adalah negatif (-).
MSB LSB
Balik !
Ubahlah 1111 1000 ke bilangan desimal bertanda
1. MSB = 1 → negatif
2. Ambil komplemen 1-nya
3. Ubah ke komplemen 2-nya.
1111 0111
1
→ -8
0000 1000
000 0110
1
111 1010
ARITMATIKA BINER
+ 0 1
0 0 1
1 1 0
1111011
101001
–
1010010
111101
10010
dst
101011
Syarat penjumlahan :
Harus satu persatu.
Kebalikannya →
10001010.101
Kode biner tak berbobot.
- XS3 → ekses 3
- Kelabu
Desimal 8421 BCD XS3
Kode XS3 selalu tiga angka lebih besar dari BCD 8421 kode kelabu (gray code)
Des Biner Gray Des Biner Gray
0 0000 0000 6 0101
1 0001 0001 7 0100
2 0011 8 1100
3 0010 9 1101
4 0110 10 1111
5 0111
3.1 INVERTER
Inveter merupakan gerbang logika yang memiliki 1 sinyal input dan 1 sinyal ouput,
keadaan output selalu berlawanan dengan keadaan input.
Transistor Inverter :
+5 V
1kO
Vout
10 kO
vin ßdc >> 10
Inverter Inverter
Simbol OR
A y
A B y
0 0 0
0 1 1
1 0 1
1 1 1
Table kebenaran
A y y
+5V +5V
y y
+5V
+5V
+5V
Simbol
Y=A+B
Tanda AND
Y = A and B
A
Y
B
Dalam Aljabar Boole : tanda “ x “ ( . ) untuk AND.
Sehingga :
Y=A.B
Tanda NOR
Y = AB
1 1
0 0
A B
14 13 12 11 10 9 8
Vcc
7402
GND
1 2 3 4 5 6 7
A A.B
B
1
0
1
0
14 13 12 11 10 9 8
Vcc
7400
GND
1 2 3 4 5 6 7
Contoh :
Y= AB
A B AB
Gerbang AND dengan input Inverter
0 0 1
(input dibalik sebelum AND).
0 1 0
Sehingga :
1 0 0
Y = ĀB
1 1 0
Maka :
Jika input rendah, maka output Y = tinggi (1).
Jika salah satu input tinggi, maka Y = 0
A B ĀB
0 0 1
0 1 0
1 0 0
1 1 0
Contoh :
A Y
B
Teorema Kedua :
Dapat ditulis :
AB = Ā + B
Hasilnya sama dengan penjumlahan komplementnya.
A Y
B
NAND
OR – dengan INVERTER
BUBBLED – OR
Sama Dengan
Exclusive – OR
A
y
B
Atau bisa digambar dengan
y = ĀB + A B
A B ĀB + A B
0 0 0
0 1 1 y = A XOR B
1 0 1 y=A B
1 1 0 Jika Low :
y=0 0=0
y=0 1=1
y=1 0 =1
y=1 1 =0
Jika input berbeda maka outputnya 1.
14 13 12 11 10 9 8
Vcc
7486
GND
1 2 3 4 5 6 7
A B C Y
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1
Y=(A+ B + C ).C
A B C Y
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Atau
X NOR
A B Y
0 0 1
0 1 0
1 0 0
1 1 1
Table kebenaran
Output high (1) jika inputnya sama.
Y=A(B+ C )
A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
Y = AB + ĀC
A B C Y
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
Y=(A+C). B
A B C Y
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
BAB IV
ARITHMETIC – LOGIC UNITS (ALU)
ALU merupakan bilangan yang merupakan bagian dari sebuah komputer. Bagian
ini kita akan mempelajari penjumlahan ALU dan pengurangan bilangan biner.
Penjumlahan Biner :
Kasus 1 : none + none = none
Pers biner ○ + ○ = ○
Kasus 2 : none + ● = ●
○ + 1 = 1
Kasus 3 : ● + none = ●
1 + ○ = 1
Kasus 4 : ● + ● = ●●
1 + 1 = 1○ → 1 + 1 = ○ simpan 1 → 1○
Kasus 5 : ● + ● + ● = ●●●
1 + 1 + 1 = 11
11100
11010
+ → dimulai dari kolom paling belakang
110
→0+0=0
→ kolom didepannya
0+1=1
→ kolom berikutnya
1+0=1
11100
11010
+ → kolom berikutnya
110110
1 + 1 = 0 simpan 1
→ kolom berikutnya
1 + 1 + 1 (carry) = 11 ditulis 1 dibawah satu lagi pada kolom terdepan.
4.2 Pengurangan Biner
Kasus 1 : 0–0=0
1–0=1
1–1=0
10 – 1 = 1 ● ● − ● = 1
7 111
5 101
− −+ → dimulai dari belakang
2 010
1–1=0
1–0=1
1–1=0
Half Adders.
A B
Carry
SUM
Half adder
SUM = 1 jika,
input A dan B berbeda.
CARRY =1 jika,
A dan B = 1
Pers Boolean :
SUM = A B
CARRY = A .B
Output SUM = A XOR B
Output CARRY = A AND B
A B CARRY SUM
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
Full Adders.
A B C
Carry
SUM
C4 C3 C2 FA C1 HA
FA FA
S3 S2 S1 S0
Keterangan :
FA = Full Adder
HA = Half Adder
S = SUM
C = CARRY
Setiap fulls adders mempunyai 3 input (An, Bn, Cn)
A3 A2 A1 A0
B3 B2 B1 B0
+
C 4 S 3 S 2 S1 S 0
Contoh : A = 1100 ; B = 1001
1 1 1 0 0 0 0 1
1100
+
1001
1 0 0 FA 0 HA
FA FA
10101
SUM
Carry
0 1 0 1
A B
Binary
adder
Carry
S
Contoh : tentukan outputnya jika kedua masukannya:
A 0000 0001 0000 1100
B 0000 0000 0100 1001
+
0000 0001 0101 0101
Hexa :
0 1 0 c hex
0 0 4 9 hex
+
0 1 5 5 hex
Kembali ke odometer
1101
1110
1111
0000→ reset
0001
0010
0011
“2’s complement sama dengan perubahann tanda decimal”
Contoh :
A = 0001 (+1)
A’ = 1111 (-1)
1101 1110 1111 0000 0001 0010 0011
Jika
A = 0010 (+2) -3 -2 -1 0 +1 +2 +3
A’ = 1110 (-2)
A = 0011 (+3)
A’ = 1101 (-3)
Ringkasan :
Yang perlu diusut dalam 2’s complement
1. Bit awal (pertama) adalah tanda “0 = positif(+)” ; 1 = negative (-)
2. Bilangan positif decimal adalah bentuk besarnya (sign magnitude ………..)
3. Bilangan negative decimal adalah bentuk dari 2’s complement.
Contoh :
Bagaimana bentuk biner dari +5 dan -5 dalam representasi komplemen 2? Nyatakan
jawaban sebagai bilangan 8 bit.
Jawab :
Seperti ringkasan :
1. Bit terdepan adalah bit tanda : 0 = positif ; 1 = negative
2. Bilangan decimal positif dinyatakan bentuk tanda magnitude.
3. Bilangan decimal nehgatif dinyatakan dalam representasi complement 2
jadi :
+5 = 0000 0101
-5 = A = 1111 1010
A’ = A + 1 = 1111 1011
1002 Penjumlahan dan pengurangan 2’s complement.
Penjumlahan :
A3 A2 A1 A0
B3 B2 B1 B0
● ● ● SUB
CARRY FA FA FA FA
not used
S3 S2 S1 S0
Pengurangan :
Ex :
Jika SUB = high (1) control inverter menghasilkan 1’s complement +1 (
Complement 2 ), akibat SUB tinggi ( 1) itu artinya tambah 1 pada FA pertama.
Penambahan satu ini menjadi bentuk complement 1 menjadi complement 2 pada B.
Dengan kata lain : control inverter menghasilkan B dan tambah satu (1) menjadi
B’. output dari full adder (FA) adalah ;
S = A + B’ atau sama dengan S = A – B.
Karena 2’s complement = perubahan tanda.
A7 A6 A5 A4 B7 B6 B5 B4 A3 A2 A1 A0 B3 B2 B1 B0
● ● ● ● ● ● ● SUB
7486 7486
+5V 5 +5V 5
12
7483 +3 14
12
7483
15 2 6 9 15 2 6 9
S7 S6 S5 S4 S3 S2 S1 S0
ASMV Q
0/1
A 0/1 1
1/0
2 D
t1 t2 t3
Q
B
Q σ
Gambar Tegangan
Q
A 1 2
B
Kalau input gate 1 (titik A) = 0 maka titik B = 1, arus akan mengalir dari B lewat
R menuju input gate 1 (titik A). akibatnya tegangan A menjadi naik menuju level 1.
Kalau A = 1, maka B akan berubah dari 1 ke 0 dan terjadi proses sebaliknya dan
seterusnya.
Harga frekuensi yang terjadi cukup dapat diandalkan kestabilan frekuensinya yaitu mulai
daerah 1Hz1MHz, biasnya harga R = 330 Ω, sedang ; C = 0,005 μF 1000 μF, harga f ≈
C
●
●
●
●
●
●
● ● ● ● ● ●
10 100 1000 10000 100k 1M f Hz
Q
MSMV
MSMV dapat diasumsikan sebagai generator lebar pulsa yang dapat di trigger oleh
pulsa luar dan lebar yang dapat diatur.
Secara umum MSMV dibagi 2 :
Yaitu MSMV bertrigger secara positif dan MSMV bertrigger secara negative.
Bistable Multivibrator
BSMV sering juga disebut Flip-Flop.
Rangkaian ini mempunyai 2 buah output Q dan yang saling berkebalikan
keadaannya.
Kalau Q=0 ; =1 atau Q=1 ; =0.
Harga output ditentukan oleh keadaan input (terdiri atas 2 input)
Dikatakan Bistable, karena rangkaian ini dapat stabil baik pada keadaan 1 maupun
0.
Harga input yang menyebabkan keadaan Q dan tersebut, dapat diketahui dari
table
kebenarannya.
Rangkaian ini banyak digunakan sebagai memory untuk menyimpan data bilangan
biner.
Macam FF : RSFF, JKFF, JK Master Slave FF, DFF, D edge trigsered FF,
TFF.
SRFlip-Flop (Set – Reset FF)
Biasa disebut Set – Clear (S C) FF adalah :Jenis FF yang paling sederhana dan
merupakan bentuk dasar dari FF yang lain.
S
1
3
Q
4
R Q
2
= 0.
Untuk S = R = 1 dan Qmula-mula 1/0, akan mengakibatkan Qbaru = 1 ; baru = 1. Untuk
kasus ini tidak dibolehkan, karena output Q dan harus berlawanan.
Untuk aplikasi sehari-hari biasanya diinginkan perubahan “output” dari FF dapat
“disinkronkan”(di serentakkan), dengan munculnya pulsa Clock yang dimasukkan
pada terminal Clock.
Q
R
Clock
n n+1
Harga Mula -
INPUT Mula Hasil Output
S R Q0 n Qn+1 n+1
0 0 0 1 0 1
0 0 1 0 1 0
0 1 0 1 0 1
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 1
1 1 Terlarang
Notasi Qn dan n = keadaan output pada saat pulsa ke-n (keadaan mula-mula).
Qn+1 dan n+1 = keadaan output pada saat ada pulsa ke (n+1)(atau output yang baru).
Dengan ada Clock, output hanya akan berubah pada saat ada pulsa Clock (CK =1)
Pada saat tidak ada pulsa Clock (CK = 0)walaupun S dan R berubah, kleadaan output
Q dan tatap tidak berubah.
Ck
Output
INP Harga Mula -
UT Mula Hasil Output
Dn Qn n Qn+1 n+1
0 0 1 0 1
0 1 0 0 1
1 0 1 1 0
1 1 0 1 0
Dari table kebenaran terlihat bahwa Qn+1 = Dn atau keadaan output pada saat pulsa ke
(n+1) akan sama dengan keadaan input D pada saat ke n (pulsa sebelumnya).
Karena keadaan output akan sama dengan keadaan input dengan delay (waktu tunda)
sebanyak 1 pulsa, maka FF ini disebut D (delay) FF.
Pulsa Clock tersebut dimasukkan pada input Ck seperti S-R FF.
K 2 R
Ck
INPUT OUTPUT
Jn Kn Qn+1
0 0 Qn
1 0 1
0 1 0
1 1 n
J-K FF diciptakan untuk mengatasi daerah terlarang untuk S=R=1 pada S-R FF.
caranya : dengan mengumpan balikan output pada gate 1 dan Q pada gate 2.
Jika harga Jn = Kn = 0, maka pada saat pulsa berikutnya keadaan output akan sama
dengan mula-mula (output tidak berubah) atau ditulis Qn+1 = Qn.
Jika harga Jn =1 ; Kn =0, pada saat pulsa Clock berikutnya harga output Qn+1 =1
(walaupun mula-mula 1 atau 0).
Untuk harga Jn =0 ; Kn =1, keadaan pulsa Clock berikutnya keadaan output Qn+1=0
(walaupun mula-mula 0 atau 1).
Untuk Jn = 1; Kn = 1, pada saat pulsa Clock berikutnya Qn+1 = n atau keadaan output
akan berkebalikan dengan keadaan output mula-mula.
Artinya untuk Jn =Kn = 1, jika Qmula-mula =1 maka Q yang baru =0 dan jika Qmula-
mula = 0, maka Q yang baru = 1.
Telah dikatakan sebelumnya, dengan adanya pulsa Clock keadaan output akan
berubah pada saat ada pulsa atau Ck = 1 ; syarat yang harus dipenuhi bagi pulsa clock
adalah agar tp < t < T :
Dimana :
tP
Tp = lamanya pulsa Ck = 1
T = periode antara satu pulsa dengan pulsa berikut.
T = waktuu tunda bagi rangkaian gambar diatas
Yaitu untuk gate 1, 2, 3 dan 4 yang ordenya kira-kira nanosecond.
Kalau syarat tp < t < T tidak dipenuhi maka pada saat Jn = Kn = 1 akan terjadi “race
around condition” artinya harga output akan berubah secara berulang-ulang dari 0 ke 1.
(selama harga Ck =1), kalau hal ini terjadi maka table kebenaran pada gambar untuk Jn
=Kn = 1 menjadi “tidak ada artinya”. Untuk mengatasi hal ini, maka orang membuat jenis
FF yang lain yang disebut J-K Master Slave FF.
T (Toggle) Flip-Flop
T FF dibuat dari JK FF, dengan menghubungkan input J dan K menjadi satu. Kalau T
= 1, pada saat pulsa clock muncul maka keadaan output berubah menjadi kebalikannya.
Tetapi T=0, pada saat pulsa clock muncul maka output tidak berubah (sama denga
keadaan mula-mula).
J
T
Q
Ck
Q
K
INPUT Ck OUTPUT
Jn Qn+1
x 0 tetap
0 0 Qn
1 1 n
Kalau ingin membuat T FF yang perubahan Qnya berlangsung pada saat pulsa
clock berubah dari 1→0, maka dapat dipakai rangkaian pada gambar diatas dengan
menghubungkan J dan K menjadi satu. Untuk T=1 maka Qn+1 = n, seperti yang
dinyatakan pada diagram waktunya, dapat digunakan sebagai pembagi dua suatu
frekuensi fo dimasukkan pada input clock dan T=1, maka pada output Q akan keluar
gelombang kotak dengan frekuensi ½ fo.
Input
Puls
Q output
Q
J QM
Ck
Q
R
K
QM
Cr
Tabel kebenaran untuk JK Master Slave sama denga table kebenaran JK FF.
Perbedaannya hanya terletak pada saat kapan output Q berubah.
Pada JK MS, Q berubah pada saat pulsa clock berubah dari 1 ke 0 atau pada saat
“triggering edge” atau pada saat pulsa sudah turun (gambar).
Rangkaian ini terdiri dari dua rangkaian, yang dapat “master” gunanya untuk
memasukkan data input J dan K ke master Qm dan m, sedang yang belakang adalah
“slave” gunanya untuk meneruskan harga Qm dan m ke output “slave” Q dan .
Pengambilan data input J dan K oleh “master” berlangsung pada saat pulsa clock
berubah dari 0→1 atau selama Ck=1, sedang pengiriman data Qm dan m oleh “slave”
dilaksanakan pada saat pulsa clock berubah dari 1 → 0.
Ck
Q
BAB VI
REGISTER DAN PENCACAH (COUNTER)
Register : kumpulan dari elemen-elemen memory yang bekarja berasama sebagai satu
unit.
Register yang paling sederhana tidak lebih dari sebuah penyimpan kata biner,
jenis lain register dapat mengubah kata yang tersimpan dengan menggeser bit-
bitnya kekiri-kekanan atau dengan pelaksanaan operasi lain.
Pencacah (Counter)
Merupakan jenis khusus register yang dirancang guna mencaacah atau menghitung
jumlah pulsa-pulsa detak yang tiba pada masukannya.
Register Geser :
Sebuah register geser dapat memindahkan bit-bit yang tersimpan ke kiri-ke kanan.
Pergeseran ini penting dalam operasi logika yang dipakai dalam komputer.
Pada sistem pengolah data digital misalnya komputer, digital sering diperlukan untuk
dapat menggeser data ke kanan atau ke kiri.
Q3 D3 Q2 D2 Q1 D1 Q0 D0 Din
D0
Q0
D1
Q1
D2
Q2
D3
Contoh :
Pada kondisi belum ada klok kondisi FF : adalah 0 maka Q = 0000. Jika Din = 1
maka semua masukan data = 0 kecuali FF 1 = 1 ; maka FF 1 manjadi aktif dan data
menjadi : Q = 0001
Munculnya kata yang baru ini berarti D1 sekarang = 1, seperti keadaan D0. Pada
tepi positif berikutnya, FF Q1 melaksanakan fungsinya dan isi register menjadi Q = 0011.
Pada tepi positif ketiga, isi reg menjadi Q = 0111.
Pada tepi positif keempat, isi reg menjadi Q = 1111.
Sesudah itu, kata yang tersimpan tidak akan berubah selama Din = 1. jika sekarang Din
di ubah menjadi 0. maka pulsa register berturut-turut menjadi :
Q = 1110
Q = 1100
Q = 1000
Q = 0000
Jadi selama Din = 0, pulsa berikutnya tidak memberikan pengaruh.
Q3 D3 Q2 D2 Q1 D1 Q0 D0
Din
Setiap output Q mengaktifkan input D dari FF sebelumnya. Setiap ada pulsa clok ;
bit-bit yang tersimpan bergeser satu posisi ke kanan.
Pada saat awal semua input data = 0 kecuali input palinng kiri. Pada satu tepi
positif pertama dari sinyal klok akan mengaktifkan FF paling kiri sehingga Q = 1000.
Munculnya ini berarti D3 dan D2 = 1, Sehingga isi register menjadi Q = 1100. Selanjutnya
menjadi Q = 1110, sehingga Q = 1111.
Didalam aplikasi FF yang digunakan untuk membentuk register ini adalah Master-
Slave JK FF dengan preset dan clear dari IC 7476 (pulsa clock berubah dari 1 ke 0) (16
PIN kaki) untuk : PIPO, digunakan 4 buah JKFF dan beberapa gerbang logika.
Dalam rangkaian ini setiap FF akan bekerja sebagai DFF, sehingga kalau data 4
bit dimasukkan secara bersama-sama pada (ABCD)in dan kemudian memberikan pulsa
clock, maka QAQBQCQD = (ABCD)in.
Data dapat dikeluarkan lewat (ABCD)out dengan mengatur OE (output Enable).
2 buah 7476.
Ain J A0
CK
K
IC 7408.
Untuk 4 buah
Bin J B0 Gerbang AND
CK Vcc = pin 14
K GND = pin 7
Cin J C0
CK
K
IC 7404.
Din Untuk 4 buah
J D0
CK
Gerbang NOT
Vcc = pin 14
K
GND = pin 7
CK
OE
Untuk dapat memasukkan data secara serial, maka output dari FF yang satu
dihubungkan ke input FF berikutnya. Dengan cara ini, maka sesaat setelah setiap pulsa
clock masuk, maka terjadi perubahan sehingga :
QA = Ain : QC = QB
QB = QA : QD = QC
Atau dengan kata lain terjadi pergeseran ke kanan, sehingga untuk memasukkan
data secara serial, bit demi bit dari data dimasukkan pada Ain, sinkron dengan terjadinya
pulsa clock.
A0 B0 C0 D0
OE
Ain J QA J QB J QC J QD
K CK K CK K CK K CK
CK
G
ambar Serial In – Parallel Out
Misal :
Untuk memasukkan data 1110 secara serial, pertama atur :
Ain = 0 pada pulsa clock yang pertama, dan
Ain = 1 pada pulsa clock yang kedua, ketiga, keempat.
Setelah pulsa clock keempat maka QAQBQCQD = 1110, sehingga kalau OE = 1
(aktif) data akan keluar secara parallel pada A0B0C0D0.
Andaikan data 4 bit telah dimasukkan secara serial, seperti register SIPO,
sehingga asumsikan harga QAQBQCQD = 1110. data ini dapat dikeluarkan secara serial.
Lewat D0, dengan memasukkan pulsa clock sebanyak tiga kali (3x).
Karena dengan demikian :
Mula-mula D0 = QD = 0
Setelah pulsa clock pertama QD = QC = 1
Setelah pulsa clock kedua QD = QB = 1
Setelah pulsa clock ketiga QD = QA = 1
Jadi dengan demikian data yang ada pada QAQBQCQD, dikeluarkan bit demi bit (serial)
lewat QD (=D0) dengan palinng dahulu adalah QD dan paling akhir adalah QA.