RESUME BAB VI BIAS FET (TRANSISTOR EFEK MEDAN )

A. PENDAHULUAN Pada bab 5 kita telah mempelajari bahwa tingkat bias untuk susunan transistor silicon dapat di peroleh menggunakan persamaan karakteristik VBE = 0.7 V, IC =IB dan, IC IE. hubungan antara variable input dan output diberikan oleh , yang di asumsikan tetap dalam besarnya untuk analisis yang akan dilakukan. Berdasarkan fakta bahwa beta adalah konstan ,menetapkan hubungan linier antara IC dan IB. Penggandaan nilai dari IB akan melipat duakan level dari IC ,dan sebagainya. Untuk transistor efek medan , hubungan antara input dan kualitas output (keluaran) tidak linier dalam kaitan dengan istilah kuadrat pada persamaan Shockleys. Hasil hubungan linier dalam garis lurus bila di plot pada sebuah grafik satu variable melawan yang lainnya, sementara fungsi tidak linier menghasilkan kurva seperti yang diperoleh untuk karakteristik fungsi dari JFET. Hubungan ketidak linieran antara I D dan VGS dapat mempersulit pendekatan matematika untuk analisis dc dari konfigurasi FET . pendekatan grafis dapat membatasi solusi untuk persepuluh- tempat akurasi, tetapi hal ini merupakan metode yang cepat untuk sebagian penguat FET. Karena pendekatan grafis pada umumnya adalah analisis yang paling populer, maka analisis dari bab ini akan memiliki orientasi grafis dari teknik-teknik matematika langsung. Perbedaan lain antara analisis dari BJT dan transistor FET bahwa variable input (masukan) transistor BJT dikendalikan pada tingkat arus, sedangakan untuk FET yaitu tegangan yang merupakan variable controlnya. Pada kedua kasus,variable control pada sisi output (keluaran) adalah tingkat arus yang juga mendefinisikan tingkat tegangan dari rangkaian output (keluaran). Hubungan umum yang dapat diterapkan untuk analisis dari semua penguat FET adalah: IG Dan ID = IS 0A

Untuk JFET dan MOSFET tipe pengosongan ,persamaan Shockley diterapkan untuk menghubungkan kembali masukan dan jumlah keluaran :

Untuk MOSFET tipe peningkatan ,berlaku persamaan berikut :

Sangat penting untuk menyadari bahwa semua persamaan di atas adalah untuk perangkat saja. Mereka tidak mengubah salah satu konfigurasi jaringan selama perangkat pada daerah aktif. Jaringan ini hanya mendefinisikan tingkatan arus dan tegangan terkait dengan titik operasi melalui pengaturan sendiri pada persamaan . Pada kenyataannya, dc solusi pada jaringan BJT dan FET merupakan solusi persamaan simultan yang ditetapkan oleh perangkat dan jaringan. Solusinya dapat ditentukan dengan menggunakan pendekatan matematika atau grafis , fakta yang harus didemonstrasikan oleh jaringan pertama yang akan di analisis. Namun, seperti disebutkan sebelumnya ,pendekatan grafis adalah yang paling popular untuk FET dan digunakan dalam buku ini. Beberapa bagian pertama bab ini terbatas pada JFET dan pendekatan grafis yang di analisa. MOSFET tipe pengosongan kemudian akan diperiksa dengan jangkauan lebih mudah dengan titik operasi, diikuti pula oleh MOSFET tipe peningkatan. Pada akhirnya ,masalah dari sebuah sifat perancangan sepenuhnya di selidiki untuk menguji konsep dan prosedur pengenalan pada bab ini .

6.1 konfigurasi bias tetap Yang paling sederhana dari pengaturan bias untuk n-channel JFET muncul pada gambar 6.1. menunjuk pada konfigurasi bias tetap , hal ini merupakan salah satu dari beberapa konfigurasi FET yang dapat diselesaikan secara langsung baik menggunakan pendekatan matematis maupun grafis. Kedua metode termaksud dalam bagian ini untuk menunjukkan perbedaan antara dua filsafat dan juga untuk membangun fakta bahwa solusi yanhg sama dapat diperoleh dengan menggunakan metode tersebut.

Konfigurasi pada gambar 6.1 termaksud pada level AC Vi dan V0 dan kopling kapasitor (C1 dan C2). Ingat bahwa kopling kapasitor adalah sirkuit terbuka untuk analisis dc dan impedansi rendah (pada dasarnya sirkuit pendek) untuk analisis ac. RG resistor hadir untuk memastikan bahwa Vi muncul pada input ke penguat FET untuk ac analisis. Untuk analisis DC IG 0 A Dan VRG = IG RG = (0 A)RG = 0 V Penurunan nol volt melewati RG diperbolehkan mengganti RG untuk sebuah sirkuit pendek equivalent, seperti muncul pada gambar 6.2 untuk analisis DC :

Pada kenyataannya bahwa sambungan negative dari batrei mempunyai koneksi langsung untuk memberi potensial positif dari VGS jelas mengungkapkan bahwa polaritas VGS berada persis di seberang dengan VGG. Dengan menerapkan hukum tegangan Kirchhoff pada arah jarum jam dari loop ditunjukkan pada Gambar. 6.2 akan menghasilkan: -VGG-VGS = 0 dan

Tingkat yang dihasilkan dari arus drain ID saat ini dikontrol oleh persamaan Shockley:

Sejak VGS adalah jumlah tetap untuk konfigurasi ini, besar dan tanda dapat diganti ke dalam persamaan Shockley dan tingkat dihasilkan dari ID hitung. Ini adalah salah satu contoh di mana beberapa solusi matematis untuk konfigurasi FET langsung.Sebuah analisis grafis akan membutuhkan persamaan Shockley seperti ditunjukkan pada Gambar.6.3. Ingat bahwa VGS =VP/ 2 akan menghasilkan IDSS / 4 ketika persamaan diplot. Untuk analisis bab ini, tiga poin didefinisikan oleh IDSS,VP, dan persimpangan yang baru saja dijelaskan akan cukup untuk membuat kurva.

Dalam Gambar. 6,4, tingkat tetap VGS telah ditumpangkan sebagai garis vertikal pada VGS= VGG. Pada setiap titik pada garis vertikal, tingkat VGS adalah VGG tingkat ID hanya harus ditentukan pada garis vertikal. Titik dimana dua kurva:

perpotongan solusi umum untuk konfigurasi biasa disebut sebagaidiam atau titik operasi. Q subskrip akan diterapkan untuk mengalirkan arus darigerbang-ke- sumber tegangan untuk mengidentifikasi tingkat mereka pada titik Q-. Perhatikan pada Gambar. 6,4 bahwa tingkat diam ID ditentukan dengan menggambar garis horizontal dari titik Qke sumbu vertikal ID seperti yang ditunjukkan pada Gambar. 6.4. Penting untuk menyadari sekali jaringan Gambar. 6.1 dibangun dan beroperasi, tingkat dc ,ID dan VGS yang akandiukur dengan meter dari Gambar. 6,5 adalah nilai-nilai diam didefinisikan oleh Gambar.6.4:

Tegangan saluran dari sumber bagian output dapat ditentukan dengan menerapkan Hukum tegangan Kirchhoff sebagai berikut:

Dan

Mengingat tegangan subkrip tunggal diarahkan untuk tegangan pada titik respek pada ground . untuk konfigurasi dapat di lihat pada gambar :

Menggunakan dua subskrip notasi:

Atau Dan

Selain itu :

Atau Dan

Fakta bahwa VD= VDS dan VG= VGS cukup jelas bahwa VS=0 V, tetapi derivasi di atas dimasukkan untuk menekankan hubungan yang ada antara notasi subscript ganda dan single-subscript. Karena konfigurasi membutuhkan dua pasokan dc, penggunaannya terbatas dan tidak akan termasuk dalam yang akan datang daftar konfigurasi yang paling umum FET. 6.3 KONFIGURASI BIAS DIRI Konfigurasi bias-diri menghilangkan kebutuhan untuk dua pasokan dc. Pengendali gerbang-ke-sumber tegangan sekarang ditentukan oleh tegangan pada resistor RS diperkenalkan dalam sumber taraf konfigurasi seperti ditunjukkan pada Gambar. 6.8:

Untuk analisis dc, kapasitor dapat diganti dengan "sirkuit terbuka" dan RG resistor diganti dengan arus pendek karena IG = 0 hasil A. Hasilnya adalah jaringan pada Gambar. 6,9 untuk analisis dc. Arus yang melalui RS adalah sumber arus IS, namun IS= ID dan

Untuk loop tertutup yang ditunjukkan pada Gambar. 6,9, kita menemukan bahwa : VGS VRS = 0 dan VGS =-VRS

Atau

V GS =

IDRS

Perhatikan dalam kasus ini bahwa VGS adalah fungsi dari ID arus keluaran dan tidak tetap besarnya terjadi pada konfigurasi bias bias . Persamaan (6.10) didefinisikan oleh konfigurasi jaringan, dan persamaan Shockley berkaitan dengan jumlah input dan output dari perangkat. Kedua persamaan menghubungkan dua variabel yang sana , yang memungkinkan baik solusi matematis atau grafis. Sebuah solusi matematika dapat diperoleh hanya dengan menggantikan Persamaan. (6.10) menjadi persamaan Shockley seperti berikut:

Atau

Dengan melakukan proses mengkuadratkan dan istilah menata ulang,dapat diperoleh persamaan berikut:

Persamaan kuadrat kemudian dapat diselesaikan untuk solusi yang tepat untuk ID.Urutan di atas mendefinisikan pendekatan matematis. Pendekatan grafis mengharuskan kami pertama kali mendirikan karakteristik transfer perangkat seperti ditunjukkan pada Gambar. 6.10. Karena Pers. (6.10) mendefinisikan garis lurus pada grafik yang sama,sekarang mari kita mengidentifikasi dua titik pada grafik yang ada di baris dan hanya menarik garis lurus antara dua titik. Kondisi yang paling jelas untuk menerapkan adalah ID = 0 A karena itu menghasilkan VGS = - IDRS = (0 A) RS=0 V. Pada Persamaan. (6.10), satu titik pada garis lurus didefinisikan oleh ID = 0 A dan VGS= 0 V, pada gambar. 6.10.

Poin kedua untuk Persamaan. (6.10) mensyaratkan suatu tingkat VGS atau ID dipilih untuk tingkat yang sesuai dengan kuantitas yang lainnya ditentukan dengan menggunakan Persamaan. (6.10). Tingkat ID dan VGS kemudian akan menentukan titik lain pada garis lurus dan memungkinkan sebuah gambar yang sebenarnya dari garis lurus. Anggaplah, misalnya, bahwa kita memilih tingkat ID sama dengan satu setengah tingkat saturasi. Artinya,

Kemudian

Hasilnya adalah kedua titik untuk plot garis lurus seperti yang ditunjukkan pada Gambar. 6.11. Garis lurus seperti yang didefinisikan oleh Persamaan. (6.10) kemudian ditarik dan titik diam akan diperoleh persimpangan plot garis lurus dan kurva karakteristik perangkat. Nilai-nilai ID dan VGS maka dapat ditentukan dan digunakan untuk mencari jumlah lainnya. Tingkat VDS dapat ditentukan dengan menerapkan hukum tegangan Kirchhoff pada output rangkaian, dengan akibat bahwa :

Dan Tetapi Dan

Selain itu

Dan

6.4 BIAS EMBAGI TEGANGAN bias pembagi tegangan yang diterapkan pada pengaturan transistor penguat BJT juga diterapkan pada penguat FET seperti yang ditunjukkan oleh Gambar. 6,20. Bangunan dasar adalah persis sama, tetapi setiap analisis dc sangat berbeda. IG= 0 A untuk penguat FET, tetapi besarnya IB untuk common-emitter penguat BJT dapat mempengaruhi dc tingkat arus dan tegangan pada kedua input dan sirkuit output. Ingat bahwa IB disediakan dengan hubungan antara input dan output untuk rangkaian konfigurasi tegangan pembagi BJT sementara VGS akan melakukan hal yang sama untuk konfigurasi FET.Jaringan Gambar. 6,20 digambar ulang seperti yang ditunjukkan pada Gambar. 6,21 untuk analisis dc.

Perhatikan bahwa semua kapasitor, termasuk kapasitor CS bypass, telah digantikan oleh "terbuka-sirkuit" setara. Selain itu, VDD sumber dipisahkan menjadi dua sumber setara dengan memungkinkan pemisahan lebih lanjut dari daerah input dan output dari jaringan. Mengingat IG=0 A, hukum Kirchhoff mengharuskan IR1=IR2 dan seri rangkaian setara muncul di sebelah kiri gambar dapat digunakan untuk mencari tingkat VG. VG tegangan, sama dengan tegangan di R2, dapat ditemukan menggunakan aturan pembagi tegangan sebagai berikut:

Menerapkan hukum tegangan Kirchhoff pada arah jarum jam ke loop ditunjukkan pada Gambar. 6,21 akan menghasilkan : VG-VGS-VRS = 0 dan VGS = VG VRS

Subtitusi VRS = ISRS = ID RS ,maka :

Hasilnya adalah persamaan yang terus meliputi dua variabel yang sama muncul dalam persamaan Shockley: VGS dan ID. Jumlah VG dan RS ditetapkan oleh pembangunan jaringan. Persamaan (6.16) masih persamaan untuk garis lurus, tapi asal tidak lagi menjadi titik dalam merencanakan baris. Prosedur untuk merencanakan Persamaan. (6.16) bukan hal sulit dan akan ditunjukkan sebagai berikut. Karena setiap garis lurus membutuhkan dua poin untuk didefinisikan, mari kita menggunakan fakta bahwa di mana saja pada sumbu horizontal Gambar. 6,22 ID = 0 mA. Oleh karena itu kita pilih ID menjadi 0 mA, Lokasi yang tepat dapat ditentukan hanya dengan mengganti ID= 0 mA ke Pers. (6.16) dan menemukan nilai yang dihasilkan dari VGS sebagai berikut: VGS = VG IDRS = VG (0 mA) RS Dan

Hasilnya menetapkan bahwa setiap kali kita merencanakan Persamaan. (6.16), jika kita memilih ID=0mA ,nilai VGS untuk plotting adalah VG volt. Titik ditentukan pada Gambar.6,22.

Untuk titik lainnya, sekarang mari kita menggunakan fakta bahwa pada setiap titik di sumbu vertikal nilai VGS adalah 0V dan nilai yang dihasilkan dari ID : VGS = VG ID RS 0 V = VG ID RS Dan

Hasilnya menetapkan bahwa setiap kali kita merencanakan Persamaan. (6.16) , jika VGS= 0 V, level ID ditentukan oleh Persamaan. (6,18). Persimpangan ini juga muncul pada gambar. 6,22. Dua titik yang didefinisikan di atas memungkinkan gambar garis lurus untuk mewakili Persamaan. (6.16). Perpotongan garis lurus dengan kurva transfer di wilayah tersebut di sebelah kiri sumbu vertikal akan menentukan titik operasi dan sesuai tingkat ID dan VGS. Karena persimpangan pada sumbu vertikal ditentukan oleh ID = VG / RS dan VG oleh jaringan input, meningkatkan nilai dari RS akan mengurangi level ID seperti ditunjukkan pada Gambar. 6,23. Hal ini cukup jelas dari Gambar. 6,23 bahwa:

Meningkatkan nilai-nilai hasil RS nilai diam lebih rendah ID dan nilai negatif lebih dari VGS.

nilai diam dari IDQ dan VGSQ ditentukan, jaringan analisis sisa dapat dilakukan dengan cara biasa. Artinya,

6.5 MOSFET TIPE PENGOSONGAN Kesamaan dalam penampilan antara kurva transfer JFET dan MOSFET tipe pengosongan memungkinkan analisis yang sama dari masing-masing dalam domain dc. Perbedaan utama antara keduanya adalah kenyataan bahwa MOSFET tipe pengosongan mengizinkan operasi titik dengan nilai-nilai positif dari VGS dan tingkat ID yang melebihi IDSS. Bahkan, untuk semua konfigurasi yang dibahas sejauh ini, analisis adalah sama jika JFET diganti oleh MOSFET tipe pengosongan. Satu-satunya bagian yang tidak ditentukan oleh analisa tersebut adalah persamaan Shockley untuk nilai-nilai positif VGS. Seberapa jauh dalam wilayah nilai-nilai positif dari nilai-nilai VGS, ID lebih besar dari IDSS kurva pengalihan tidak harus panjang. Untuk kebanyakan situasi, rentang yang diperlukan akan cukup baik didefinisikan oleh parameter MOSFET garis bias jaringan. Beberapa contoh akan mengungkapkan dampak perubahan dalam perangkat pada analisis yang dihasilkan.