MODUL 6 Proyek Perancangan Rangkaian Digital

(Percobaan Kedua)

Muhammad Arif Saelan (13211031) (muhammadarif.saelan@gmail.com)

Akbar Juang Saputra (13511026) (inter.jetaime45@gmail.com)
Asisten : Nirmala Twinta V.
Tanggal Percobaan : 04 Desember 2012
EL2195 Praktikum Sistem Digital
Laboratorium Dasar Teknik Elektro Sekolah Teknik Elektro dan Informatika ITB

1. SPESIFIKASI DAN ALGORITMA Saat start dinyalakan kembali, stopwatch akan

berjalan dari state sebelum dimatikan. Sedangkan
Pada praktikum ini, akan dibuat sebuah stopwatch tombol reset akan membuat stopwatch kembali ke
digital, dengan batas penghitungan 99 menit dan 00 nilai 00:00. Pada awalnya kami memasukan input
detik. Stopwatch ini nantinya akan ditampilkan pada pause, tetapi pada akhirnya kami menyatukan input
layar LCD menggunakan bantuan VGA dan board pause dengan input start = 0.
FPGA. Display akan dibagi-bagi menjadi beberapa
bagian berbentuk persegi dan persegi panjang yang
akan disesuaikan dengan nomor yang menjadi
outputnya. Ilustrasi untuk pembagian display bisa
dilihat pada gambar 2.1.

gambar 2.2 FSM counter, [1]

Gambar 2.1 Ilustrasi pensegmenan display

2. BLOK DIAGRAM
Untuk penghitungannya, digunakan 4 clock, untuk
hitungan per detik, untuk hitungan per 10 detik,
Gambar blok digram untuk percobaan ini dapat
untuk hitungan per 1 menit, dan untuk hitungan per
dilihat pada gambar 2.1.
10 menit. Jadi, bisa dikatakan sistem ini memiliki 4
bagian yang berjalan sendiri-sendiri.
Stopwatch ini juga berjalan dengan bantuan Finite
State Machine (FSM), yaitu counter angka (dari 0
sampai 9 untuk bagian per detik, per menit, dan per 10
menit dan dari 0 sampai 5 untuk bagaian per 10 detik).
Ilustrasi counter dapat dilihat pada gambar 2.2.
Kami menggunakan dua input pada board FPGA,
yaitu input start yang di-assign pada SW(0) / switch 0
dan input restart yang di-assign pada SW(9) / switch 9.
Tombol start akan membuat stopwatch berjalan. Jika
Gambar 2.1 Blok diagram untuk pembuatan stopwatch
tombol tersebut dimatikan, stopwatch akan berhenti.

Laporan Praktikum Laboratorium Dasar Teknik Elektro STEI ITB 1

 Sistem berjalan sesuai dengan blok diagram pada
gambar 2.1. Akan ada counter, seperti yang sudah
dijelaskan pada bab pertama dengan masukan clock
divider untuk penghitungan per detik, per 10 detik,
per menit dan per 10 menit. Selain itu ada driver
untuk display melalui FPGA. Pixel column adalah
nomor piksel dari kolom yang sedang aktif pada saat
tertentu dan pixel row adalah nomor piksel dari baris
yang sedang aktif.
Setelah itu, gambar ditampilkan melalui layar
yang terhubung dengan VGA dari FPGA. Display ini
mempunyai tiga keluaran, yaitu RGB, Horizontal sync,
dan Vertical sync. RGB berfungsi untuk menampilkan
warna tertentu pada nomor-nomor piksel tertentu,
sedangkan Horizontal sync dan Vertical sync adalah Gambar 4.1 Hasil harapan
pengaturan untuk perpindahan kolom dan baris pada
saat pencetakan gambar di layar. Tetapi, dari hasil percobaan tidak sesuai dengan
harapan. Kode yang kami buat memiliki beberapa
3. PROSES DESAIN masalah dan error pada saat kompilasi. Error yang
kami dapatkan adalah seperti yang ditunjukkan pada
Proses pendesaian percobaan berikut ada gambar 4.1.
beberapa langkah. Berikut ini adalah langkah-langkah
yang dilakukan pada saat pendesaian.

Gambar 4.1 Error pada saat kompilasi

Penentuan tema dan judul Hal ini terjadi karena pada kode yang telah dibuat
tidak diikutsertakan sebuah kondisi lain yang akan
membuat clock edge yang bersifat eksplisit, [2].
Pembuatan spesifikasi,
teramasuk input dan
Potongan kode yang dibuat adalah sebagai berikut :
Pembuatan kode
VHDL dan output yang akan
pengecekan. digunakan

IF (divd1'EVENT) THEN
IF (start = '1') THEN
IF (divd1='1')
Pendesainan FSM
(counter) THEN detik1 := detik1 + 1;
IF (detik1 <= 9)
THEN
Diagram 3.1 Proses perancangan proyek
.
.
4. HASIL DAN ANALISIS .
Pada percobaan ini, praktikan akan membuat
sebuah stopwatch digital dengan spesifikasi seperti
Seharusnya dibuat menjadi :
pada bab 2. Hasil yang diharapkan keluar pada layar
adalah seperti pada gambar berikut :

Laporan Praktikum Laboratorium Dasar Teknik Elektro STEI ITB 1

 IF ((divd1'EVENT) AND (divd1 = 1)) nomor piksel yang tidak sedang digambar), sehingga
THEN yang muncul hanya bagian terakhir dari display.
IF (start = '1') THEN
detik1 := detik1 + 1; 5. KESESUAIAN HASIL DENGAN SPESIFIKASI
IF (detik1 <= 9) THEN
. Ada beberapa hal yang kami ubah dari spesifikasi
.
awal, yaitu tentang adanya input pause. Awalnya
.
(pada tugas pendahuluan), kami memasukkan input
pause pada program kami. Tetapi , setelah
Namun, saat kode tadi sudah diubah menjadi direnungkan lagi, kami menyimpulkan bahwa input
seperti pada contoh diatas, terjadi error yang lain. pause tidak diperlukan dan digantikan dengan input
Berikut adalah gambar error yang kedua : start = 0.
Selain itu, kami juga menambahkan satu counter
lagi, yaitu counter 0-5 (awalnya hanya ada counter 0-9).
Counter ini berguna untuk penghitungan waktu per 10
Gambar 4.2 Error yang muncul detik.

Sayangnya, kami tidak menemukan penjelasan 6. PEMBAGIAN KERJA

yang sesuai dengan kasus yang kami hadapi pada 1. Muhammad Arif Saelan :
program ini. - Proses desain (judul, deskripsi, FSM)
Sebelum percobaan ini, kami juga telah - Proses pembuatan kode
melakukan percobaan untuk membuat stopwatch ini. - Proses pembuatan laporan
Pada percobaan sebelumnya, yang muncul hanya 2. Akbar Juang Saputra :
segmen terakhir dari keseluruhan display. Gambar - Proses desain (input-output,
yang muncul hanya satu kotak di posisi per 1 detik deskripsi)
(posisi paling kanan). Berikut adalah ilustrasi dari - Proses pembuatan kode
hasil display pada saat percobaan: - Proses pembuatan laporan

DAFTAR PUSTAKA
[1] http://fourier.eng.hmc.edu, 30 November 2012,
2:35 PM.
[2] http://quartushelp.altera.com/11.1/mergedProje
cts/msgs/msgs/evrfx_vhdl_isolated_event_in_c
ond.htm, 5 Desember 2012, 10.12 PM.

Gambar 4.2 Ilustrasi hasil percobaan

Hal ini terjadi karena pada program yang

dibuat pada percobaan pertama, kami menggambar
setiap segmen, lalu setiap segmen yang sudah
tergambar akan secara tidak sengaja terhapus lagi
(sinyal untuk warna disen menjadi 0 untuk semua

Laporan Praktikum Laboratorium Dasar Teknik Elektro STEI ITB 1