Rangkaian Sekuensial

(2)
RANGKAIAN LOGIKA SEKUENSIAL
SINKRON
A. PROSEDUR PERANCANGAN RANGKAIAN
SEKUENSIAL SINKRON
1. Nyatakan diagram keadaan (State diagram),
diagram waktu/alir dalam bentuk tabel
present state dan next state, kemudian
merubah tabel tersebut menjadi tabel
eksitasi.
2. Memilih jenis FF untuk menentukan
persamaan moore atau meely atau eksitasi
dengan metode peta K.
3. Menggambar rangkaian sekuensial sinkron
yang dihubungkan sistem clock ke semua
FF agar semua serempak terkontrol.
CONTOH 1
Rancang rangkaian sekuensial sinkron
menggunakan JK-FF untuk state tabel sbb.

Present State Next State

A B X=0 X=1
A B A B
0 0 0 0 0 1
0 1 1 0 0 1
1 0
1 0 1 1
1 1
1 1 0 0
LANJUTAN ………
Tabel eksitasi dengan JK - FF
PS INPUT NS INPUT JK - FF
A B X A B JA KA JB KB
0 0 0 0 0 0 X 0 X
0 0 1 0 1 0 X 1 X
0 1 0 1 0 1 X X 1
0 1 1 0 1 0 X X 0
1 0 0 1 0 X 0 0 X
1 0 1 1 1 X 0 1 X
1 1 0 1 1 X 0 X 0
1 1 1 0 0 X 1 X 1
Lanjutan ……..
Persamaan karakteristik
JA = BX’ JB = X
KA = BX KB = (AX)’ + AX = (A  X)’
Gambar rangkaian logika
A’ A B’
B

Q Q
A Q Q
K J B
K J
CLK

X
B. PROSEDUR ANALISIS RANGKAIAN
SEKUENSIAL SINKRON

1. Tentukan variabel keadaan Flip - Flop

2. Tentukan persamaan eksitasi Flip-Flop
3. Persamaan output Next State dapat
diperoleh dari tabel dan persamaan
karakteristik (D – FF, T – FF, JK – FF
dan RS – FF)
4. Tentukan tabel transisi menggunakan
peta - K
5. Buat diagram keadaan (state Diagram)
 Contoh …….
Analisa dan buatlah diagram keadaan untuk
rangkaian logika sbb.
X
D1
Y1 Z

D-FF Y1
1

D2 Y2

Y2
D-FF
2
CLOCK
Lanjutan ……..
Persamaan eksitasi
D1 = Y1 Y2 X

D2 = X + Y1 Y2

Z = Y1.Y2.X
Persamaan output Next State ( Ingat
persamaan karakteristik untuk D – FF
(Q n+1 =D)
Y1 (n + 1) = D 1 = Y 1 Y2 X
Lanjutan ……..

Tabel Transisi

Y1Y2/X 0 1 Y1Y2/X 0 1
00 11 , 0 01 , 0
a 00 a,0 b,0
01 11 , 0 01 , 0
b 01 c,0 b,0
11 00 , 0 01 , 0 c 11 a,0 b,0
10 00 , 0 01 , 0 d 10 a,0 b,0

Y2 (n + 1)
Y1 (n + 1)
 STATE DIAGRAM

0/0

1/0 a 0/0
1/0 1/0

d State redudant
b 1/1
0/0
(keadaan berlebih)

0/0 c
Contoh 2.
Analisa dan buatlah diagram keadaan untuk
rangkaian logika sbb.

X Y1
J1 Z
Y1 ‘
K1

Y2
J2
Y2 ‘
K2

CLK
Jawab.

Langkah 1/2
Variabel keadaan pers. Eksitasi
J1 = Y2(n)X
K1 = Y2(n)
input
J2 = X
K2 = X’
Z = Y1(n)Y2(n) output
Langkah 3
Pers. Output NS (JK – FF)
Qn+1 = QnK’ + Qn’J

Y1(n+1) = Y1(n) (Y2(n))” + Y1(n) Y2(n)X

= Y1(n) Y2(n) + (Y1(n))’ Y2(n)X

Y2(n+1) = Y2(n) (X)” + Y2(n)X

= Y2(n)X + (Y2(n))’ X
=X
Langkah 4
Peta K tabel transisi

Y1nY2n/X X = 0 X=1 X
Y1Y2 0 1
00 00,0 01,0
a a,0 b,0
01 00,0 11,0
b a,0 c,0
11 10,0 11,0
c d,0 c,0
10 00,1 01,0 d a,1 b,1

Z
Y2(n+1)
Y1(n+1)
Langkah 5
Diagram keadaan
0/0

0/0
a
0/1
1/0

1/1
b d
0/0
1/0
c
1/0
C. HDL UNTUK RANGKAIAN
SEKUENSIAL SINKRON

Behavioral Modelling
Initial
Always
RANGKAIAN LOGIKA SEKUENSIAL
SINKRON

A. PENYEDERHANAAN KONDISI ( STATE

REDUCTION )
State reduction adalah prosedur untuk
melakukan penyederhanaan didasarkan
pada algoritma bahwa dua keadaan (state)
dalam tabel keadaan (state table) dapat
digabungkan menjadi satu, jika dapat
ditunjukkan bahwa mereka sama.
Dua keadaan (state) disebut sama jika
untuk setiap kombinasi input yang
mungkin menghasilkan output sama
menuju ke keadaan berikut (next state)
yang sama
B. ALGORITMA STATE REDUCTION

State Diagram

State Table

Implication Table

State Table Hasil Reduksi

State Diagram Hasil Reduksi

CONTOH 1
Diinginkan state diagram ini dapat di
sederhanakan state/kondisinya.
1/1
0/0
1/0 0/1

a b c
0/1
1/0
1/1 0/0
d e

1/1 0/1

State Diagram
Lanjutan ………
Jawab
Next State Output
Present State
X=0 X =1 X = 0 X=1

a b d 0 1
b e c 1 0
c c b 1 1
d b d 0 1
e e c 1 0

State Table
Lanjutan ……

b X
X = Kondisi State yang tidak sama
c X X
d v X X
V = Kondisi State yang
e X v X X sama

Dari Implication table diperoleh State

reduction sbb.
( a,d ) ( b,e ) ( c ) atau
a=d
b=e
Lanjutan ……..

Present Next State Output

State X=0 X =1 X = 0 X = 1
a b a 0 1
b b c 1 0
c c b 1 1

State Table Hasil Reduksi

Lanjutan ……..

1/1

a 0/0

0/1 0/1
b
c 1/0

State Diagram Hasil Reduksi