LAPORAN PRAKTIKUM

TEKNIK DIGITAL

COUNTER SYNCHRONOUS

DISUSUN OLEH:

NAMA : MARFA LUTFI ERFIANI

NIM : 22520244008

PRODI : PEND. TEKNIK INFORMATIKA

FAKULTAS TEKNIK

UNIVERSITAS NEGERI YOGYAKARTA

TAHUN AJARAN 2022/2023

 LAPORAN

PRAKTIKUM TEKNIK DIGITAL

Nama : Marfa Lutfi Erfiani

NIM : 22520244008
Mata Kuliah : Praktik Teknik Digital
Dosen : Dr. Umi Rochayati, M.T.

Tanggal Praktik : 17-11-2022

Judul Job : Counter Synchronous

A. TUJUAN
Setelah mengikuti praktikum mahasiswa dapat:
1. Counter Synchronous modulo-4 yang tersusun dari D flip-flop dan JK flip-flop
2. Counter Synchronous modulo-6 yang tersusun dari D flip-flop dan JK flip-flop

B. KAJIAN SINGKAT
Pada pencacah tak serempak (counter asynchronous) akan terjadi penundaan
(delay) yang cukup besar jika jumlah flip-flop yang digunakan semakin banyak,
sehingga akan mempengaruhi frekuensi responnya. Untuk mempersempurnakan
keadaan tersebut, maka dibuatlah suatu counter yang dapat bekerja secara
serempak sehingga dapat mengurangi delay. Hal ini dapat dilakukan oleh pulsa
clock yang diberikan secara paralel ke tiap-tiap flip-flop, karena pencacah sinkron
lebih komplek daripada dengan pencacah asinkron.

Counter synchronous bekerja secara serempak atau bersamaan. Waktu yang

dibutuhkan untuk melakukan pencacahan lebih cepat dibandingkan dengan
counter asynchronous. Prosedur atau langkah-langkah perancangan lebih rumit
jika dibandingkan dengan counter asynchronous. Counter synchronous juga dapat
diimplementasikan pada berbagai jenis hardware yang tidak terbatas, lebih
kompleks dan sistem kerjanya lebih stabil.

Pencacah sinkron dapat dibangun dari JK flip-flop. Dalam hal ini,

pencacah sinkron Jk flip-fklop tidak dioperasikan sebagai JK “toggle” melainkan
dioperasikan dalam semua kemungkinan nilai-nilai logika dari input J dan K, oleh
karena itu perlu mengingat prinsip dari tabel kebenaran JK flip-flop.

Pencacah sinkron sendiri memiliki dua jenis, yaitu pencacah naik (up
counter) dan pencacah turun (down counter). Pencacah naik serempak keluaran
A, B, C, dan D diambil dari kaki Q, maka untuk pencacah turun srempak keluaran
A, B, C, dan D diambilkan dari kaki satunya yaitu kaki Q'.
Langkah – langlah perancangan counter synchronous :
1. Buat state diagram dari counter yang akan dirancang
2. Buat table present state dan next state
3. Buat persamaan eksitasi dari masing-masing input.
4. Gambar rangkaian sesuai dengan persamaan no. 3.

Counter synchronous modulo-4.

0 0

1
00 01

1 1 Gambar 1
State diagram

11 10
1

0 0

Present State Next State

QB QA QB QA JB KB JA KA
0 0 0 1 0 0/1 1 0/1
0 1 1 0 1 0/1 0/1 1
1 0 1 1 0/1 0 1 0/1
1 1 0 0 0/1 1 0/1 1

Menentukan persamaan eksitasi dari masing-masing input.

1 1
0 0
1 1
0 0

JB = A KB = A

1 1
1 1

1 1
1 1
 JA = 1 KA = 1

C. Prosedur Percobaan :
1. Ujilah rangkaian Counter Synchronous modulo-4 di atas, amatilah kondisi
outputnya.
2. Buatlah counter synchronous modulo-6 yang tersusun dari JK FF
3. Catat hasil percobaan anda, untuk masing-masing counter

D. Hasil Percobaan
Modulo – 4
Tabel Eksistensi JK FF
Q- Q+ J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Present State Next State B A

QB QA QB QA JB KB JA KA
0 0 0 1 0 X 1 X
0 1 1 0 1 X X 1
1 0 1 1 X 0 1 X
1 1 0 0 X 1 X 1
Menentukan persamaan eksitasi dari masing-masing input dengan
menggunakan karnaugh map

JB = A KB = A

A/B B’ B A/B B’ B
A’ 0 X A’ X 0
A 1 X A X 1

JA = 1 KA = 1

A/B B’ B A/B B’ B
A’ 1 1 A’ X X
A X X
A 1 1

Gambar rangkaian counter synchroun modulo – 4

Modulo – 6
Tabel Eksistensi JK FF
Q- Q+ J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Present State Next State C B A

QC QB QA QC QB QA JC KC JB KB JA KA
0 0 0 0 0 1 0 X 0 X 1 X
0 0 1 0 1 0 0 X 1 X X 1
0 1 0 0 1 1 0 X X 0 1 X
0 1 1 1 0 0 1 X X 1 X 1
1 0 0 1 0 1 X 0 0 X 1 X
1 0 1 0 0 0 X 1 0 X X 1
Menentukan persamaan eksitasi dari masing-masing input dengan menggunakan
karnaugh map

JC = ABC’ KC = B’A
A/BC B’C’ B’C BC BC’ C/BA B’A’ B’A BA BA’
A’ 0 X - 0 C’ X X X X
A 0 X - 1 C 0 1 - -

JB = AC’ KB = C’A
A/BC B’C’ B’C BC BC’ C/BA B’A’ B’A BA BA’
A’ 0 0 - X C’ X X 1 0
A 1 0 - X C X X - -

JA = B’A’+C’ KA = B’A+C’
C/BA B’A’ B’A BA BA’ C/BA B’A’ B’A BA BA’
C’ 1 X X 1 C’ X 1 1 X
C 1 X - - C X 1 - -
Untuk bentuk lebih sederhana, pada bagian (-) di karnaugh map bisa diganti
menjadi (X). Maka :

JC = AB KC = A
A/BC B’C’ B’C BC BC’ C/BA B’A’ B’A BA BA’
A’ 0 X X 0 C’ X X X X
A 0 X X 1 C 0 1 X X

JB = AC’ KB = A
A/BC B’C’ B’C BC BC’ C/BA B’A’ B’A BA BA’
A’ 0 0 X X C’ X X 1 0
A 1 0 X X C X X X X

JA = 1 KA = 1
C/BA B’A’ B’A BA BA’ C/BA B’A’ B’A BA BA’
C’ 1 X X 1 C’ X 1 1 X
C 1 X X X C X 1 X X

Gambar rangkaian counter synchroun modulo – 6

E. Kesimpulan

Counter synchronous bekerja secara serempak atau bersamaan. Waktu yang

dibutuhkan untuk melakukan pencacahan lebih cepat dibandingkan dengan counter
asynchronous. Prosedur atau langkah-langkah perancangan lebih rumit jika
dibandingkan dengan counter asynchronous. Counter synchronous juga dapat
diimplementasikan pada berbagai jenis hardware yang tidak terbatas, lebih kompleks dan
sistem kerjanya lebih stabil.

Counter Synchronous dapat dibuat dari beberapa JK Flip-Flop dan beberapa gerbang
logika, fungsi dari gerbang logika adalah untuk mendapatkan masukan yang diharapkan,
sedangkan JK Flip-Flop untuk mengatur keluaran yang dibutuhkan untuk melakukan
penghitungan, meski dengan rangkaian yang lebih rumit namun Counter Synchronous
dapat melakukan pencacahan dengan lebih cepat.
1. Untuk Counter Synchronous modulo-4 menggunakan 2 JK-FF dan memiliki 4 input.
2. Untuk Counter Synchronous modulo-6 menggunakan 3 JK-FF dan memiliki 6 input.