Bilangan Biner
89 sisa Desimal Biner
2 ---- 1
44
2 ---- 0
22
2 ---- 0
11
2 ---- 1
5
2 ----- 1
2
2 ---- 0
1
2 ----- 1
0
cek
Gerbang logika AND
A B S C
0 0 0 0 S
0 1 1 0
1 0 1 0
1 1 0 1
S = 𝐴⨁𝐵
𝐶= 𝐴 ∙ 𝐵
Full adder
• Pada prinsipnya bekerja seperti Half-Adder, tetapi
mampu menampung bilangan Carry dari hasil
penjumlahan sebelumnya.
• Jadi jumlah inputnya ada 3: A, B dan Cin, sementara bagian
output ada 2: S dan Cout.
• Cin ini dipakai untuk menampung bit Carry dari
penjumlahan sebelumny
FULL ADDER
Input Output
A B Cin Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
S = 𝐴⨁𝐵 ⨁𝐶𝑖𝑛
•R=H, S=LQ=L
•JIKA R DAN S BERBEDA, MAKA Q IKUT S DAN NOT Q IKUT R
•BILA KEDUA MASUKAN H, MAKA AKAN TETAP (KEADAAN
SEBELUMNYA)
•BILA KEDUA MASUKAN L, MAKA LARANGAN, TIDAK
MENENTU
S-R Latch
Menggunakan NOR
SR Latch
Pada saat J tinggi dan K rendah, gerbang bawah tertutup dan pada saat J dan K
keduanya tinggi, kita dapat mengeset atau mereset flip-flopnya. Untuk lebih
jelasnya daat dilihat pada tabel kebenaran JK flip-flop berikut.
JK flip-flop
• JK flip-flop sering disebut dengan JK FF induk
hamba atau Master Slave JK FF karena terdiri dari
dua buah flip-flop, yaitu Master FF dan Slave FF.
Master Slave JK FF ini memiliki 3 buah terminal
input yaitu J, K dan Clock.
• Kelebihan JK FF terhadap FF sebelumnya yaitu JK
FF tidak mempunyai kondisi terlarang artinya
berapapun input yang diberikan asal ada clock
maka akan terjadi perubahan pada
Sesuai kondisi input JK, ada 4
kemungkinan output yang semuanya
valid, yaitu:
• No Change, Tidak ada perubahan pada output jika JK = 00.
• Set K, Pin Q’ akan bernilai 1 karena JK = 01.
• Set J, Pin Q akan bernilai 1 karena JK = 10.
• Toggle, Nilai output menjadi kebalikan kondisi sebelumnya jika
input JK = 11. Misalnya jika sebelumnya QQ’ = 10, setelah
diizinkan clock, berubah menjadi QQ’ = 01
CLK J K Q Keterangan
0 0 0 * Latch, kondisi terakhir
↑ 0 1 0
↑ 1 0 1
↑ 1 1 1 Latch, kondisi terakhir
↑ 1 1 0 Togle
↑ 1 1 1 Togle
↑ 1 1 0 Togle
↑ 0 0 0 Latch, kondisi terakhir
↑ 1 1 0 Latch, kondisi terakhir
↑ 1 1 1 Togle
↑ 1 1 0 Togle
Diagram timing
CLK J K Q Keterangan
0 0 0 * Latch, kondisi terakhir
↑ 0 1 0
↑ 1 0 1
↑ 1 1 1 Latch, kondisi terakhir
↑ 1 1 0 Togle
↑ 1 1 1 Togle
↑ 1 1 0 Togle
↑ 0 0 0 Latch, kondisi terakhir
↑ 1 1 0 Latch, kondisi terakhir
↑ 1 1 1 Togle
↑ 1 1 0 Togle