REGISTER DAN COUNTER

Gambar 7.1 memperlihatkan rangkaian counter 4 bit biner seperti

yang didiskusikan dalam bab 5. Ingat hal-hal berikut berhubungan
dengan operasinya.
1. Pulsa clock yang diberikan ke input CLK dari FF A. Maka FF A
akan mensaklar (berubah ke keadaaan berbeda) setiap pulsa
clock membuat transisi negatif ( tinggi ke rendah). Ingat J=K
=1 untuk semua FF
2. Output normal dari FF A beraksi seperti input CLK untuk FF B
sehingga FF B akan mensaklar setiap output A beralih dari 1
ke 0, dan FF D akan mensaklar ketika C berubah dari 1 ke 0.
3. Output FF S,C,B dan A menggambarkan bilangan biner 4 bit
dengan D sebagai MSB. Kita anggap bahwa semua FF sudah
diclear ke keadaan 0 (clear input tidak ditunjukkan). Bentuk
gelombang gambar 7.1 menunjukkan urutan penghitungan
biner dari 0000 – 11111 sesuai pulsa clock yang diberikan
secara berkelanjutan.
4. Sesudah NGT dari pulsa clock ke 15 terjadi counter FF berada
pada keadaan 1111. Pada NGT ke 16 FF A akan berubah dari 1
ke 0, yang menyebabkan FF B berubah dari 1 ke 0 dan
demikian seterusnya sampai counter berada pada keadaan
0000. Dengan kata lain counter sudah menjalani satu siklus
lengkap (0000-1111). Dan kembali mengulangi siklus ke 0000.
dari mana dia akan mulai siklus penghitungan baru sesuai
urutan pulsa clock yang diberikan.
Pada counter FF ini tiap-tiap output FF mengemudikan input
clock dari FF berikutnya. Tipe susunan counter seperti ini disebut
counter asinkron karena FF tidak mengubah keadaan pada
sinkronisasi yang tepat dengan pulsa clock yang diberikan, hanya
FF A merespon pulsa clock. FF B harus menunggu FF A berubah
keadaan sebelum dia dapat mensaklar. , FF C harus menunggu FF B
dst. Maka ada delay antara respon dari urutan FF Delay ini sekitar 5
– 20 ns per FF. Tipe counter sperti ini sering juga disebut counter
ripel. Rangkain counter ripel/asinkron
Bilangan MOD
Counter gambar 7.1 mempunyai 16 keadaan berbeda (0000
-1111). Ini adalah counter ripel MOD-16. Ingat bilangan MOD selalu
sama dengan jumlah keadaan yang counter jalani pada tiap-tiap
siklus lengkap sebelum dia mengulangi siklus kembali ke keadaan
awalnya. Bilangan MOD dapat dinaikkan dengan menambahkan
lebih banyak counter . Maka
Bilangan MOD = 2n
Dengan n adalah jumlah FF yang disusun seperti gb 7.1

Pembagian Frekwensi
Dalam bab 5 kita melihat pada counter dasar tiap-tiap FF
memberikan gelombang output yang tepat sama dengan ½
frekwensi dari gelombang pada input clock. Misalnya sinyal clock
pada gb 7.1 adalah 16 kHz. Gambar 7.2 menunjukkan bentuk
gelombang output. Bentuk gelombang FF A adl 8 kHz, output FF B
adalah 4 kHz, output C adalah 2 kHz dan output D adalah 1 khz.
Perhatikan output FF D mempunyai frekwensi 16 dibagi frekwensi
clock, secara umum adalah sebgai berikut:

Dalam sembarang counter sinyal output dari FF terakhir (yaitu

MSB), yang mempunyai frekwensi sama dengan frkwensi clock input
dibagi bilangan MOD dari counter.
Misalnya untuk counter MOD 16 output dari FF terakhir akan
mempunyai fkwensi 1/16 frekwensi clock input. Maka dia juga
disebut counter dibagi oleh 16. Untuk counter MOD 8 akan
mempuyai frekwensi output 1/8 frekwensi input disebut juga
counter dibagi oleh 8.

7.2 Counter dengan bilangan MOD < 2N

Counter asinkron dasar pada gb 7.1 dibatasi oleh bilangan
MOD yang sama dengan 2N dimana N adalah jumlah FF. Nilai ini
sebenarnya adalah bilangan MOD maksimal yang bisa didapat
memakai N FF. Counter dasar dapat dimodifikasi untuk
menghasilkan bilangan MOD kurang dari 2N dengan mengijinkan
counter untuk keadaaan meloncat yang biasanya merupakan bagian
dari urutan penghitungan. Satu dari metode yang paling umum untuk
mengerjakan ini ditunjukkan pada gambar 7.4 dimana counter 3 bit
ditunujukkan. Tanpa memperhatikan gerbang Nand untuk sesaat
kita bisa melihat counter adalah counter biner MOD 8 yang
menghitung pada urutan dari 000-111. Bagaimanapun kehadiran
gerbang Nand akan urutan ini sebagai berikut:
1. Output Nand dihubungkan ke input CLEAR asinkron pada tiap-
tiap FF. Sepanjang output Nand adalah tinggi dia tak akan
mempengaruhi counter. Ketika dia menjadi rendah dia akan
mengclear counter ke keadaan 000
2. Input ke NAND adalah output dari FF B dan C, sehingga output
nand menjadi redah saat B=C =1. Kondisi ini akan terjadi saat
counter berjalan dari keadaan 101 ke keadaan 110 pada NGT
dari pulsa input 6. Output nand rendah akan segera mengclear
counter ke keadaan 000. Sekali FF diclear output nand akan
kembali tinggi karena kondisi C=B=1 tidak akan bertahan lama
3. Urutan penghitungan adalah.
Walaupun counter berjalan ke keadaan 110 dia tetap di sana hanya
untuk berapa nano seken, sebelum resiklus kembali ke 000. Maka
kita bisa mengatakan counter ini menghitung dari 000 – 101 dan
resiklus kembali ke 000. Dia pada dasarnya meloncati 110 dan 111
sehingga dikatakan counter MOD 6.
Perhatikan bentuk gelombang pada output B mengandung
spike atau glitch yang disebabkan oleh kejadian keadaan sesaat
110 sebelum clear. Kedipan ini sangat sempit sehingga tidak
menghasilkan indikasi yang bisa dilihat pada indikatorr LED atau
tampilan numeris. Hal ini bisa menyebabkan masalah jika output B
dipakai mengemudikan rangkaian lain di luar counter. Harus dicatat
bahwa output FF C mempunyai frekwensi sama dengan 1/6
frekwensi input yaitu counter MOD-6 membagi frekwensi input
dengan 6. Bentuk gelombang output C bukan gelombang persegi
simetris (duty cycle 50%), karena hanya tinggi untuk 2 siklus clock
sedangkan rendah pada 4 siklus clock.

Diagram transisi keadaan

Gambar 7-5a adalah diagram transisi keadaan untuk counter
MOD-6 dari gambar 7-4, menunjukan bagaimana FF C,B,A berubah
keadaan saat pulsa diberikan ke input clock dari FF A. Ingat tiap-
tiap siklus menggambarkan satu dari keadaan counter yang
mungkin dan anak panah menunjukan bagaimana satu keadaaan
berubah ke keadaan yang lain terhadap pulsa clock input.
Jika kita mengangap aeal perhitungan adalah dari 000,
diagram menunjukkan keadaan dari counter berubah biasanya
sampai mencapai penghitungan 101. Saat pulsa clock berikutnya
terjadi, counter sesaat bergerak ke penghitungan 110 sebelum
berjalan ke penghitungan stabil 000. Seperti dinyatakan sebelumnya
durasi dari keadaan sementara ini sedemikian singkat sehingga
untuk kebanyakan tujuan kita menggangap counter langsung
bergerak dari 101 ke 000.
Catat tidak ada anak panah memasuki keadaan 111 karena
counter tak pernah maju ke keadaan tersebut. Bagaimanapun
keadaan 111 dapat terjadi saat saat catu daya dihidupkan ketika FF
memasuki keadaan acak. Jika ini terjadi keadaan 111 akan
menghasilkan rendah pada output gerbang Nand dan dengan
mengclear counter ke 000. Maka keadaan 111 juga kondisi
sementara yang berakhir pada 000.
Tampilan keadaan counter
Kadang selama operasi normal dan sangat sering selama
pengujian, diperlukan untuk melihat tampilan bagaimana counter
berubah keadaan sebagai respon terhadap in[ut pulsa. Gambar 7.5b
satu dari metode yang paling sederhana dengan memakai 1
indikator LED untuk tiap output FF. Tiap output FF dihubungkan ke
inverter untuk memberikan jalan arus untuk LED. Misalnya ketika
output A tinggi output inverter akan rendah dan LED akan menyala.
Cahaya LED menunjukkna A=1. Ketika output A rendah output
inverter akan tinggi dan LED akan tidak menyala. Ini menunjukan
A=0

Prosedur Umum
Untuk menyusun counter yang mulai penghitungan dari 0 dan
mempunyai MOD bilangan X:
1. Dapatkan bilangan terkecil dari FF sehingga 2N ≥ X, dan
hubungkan mereka sebgai counter. Jika 2N= X, tidak perlu
mengerjakan langkap 2 dan 3
2. Hubungkan Nand gate ke input clear asinkron dari semua FF
3. Tentukan FF mana yang dalam keadaan tinggi pada
penghitungan sama dengan X kemudian hubungkan output
normal daari FF ini ke input gerbang nand.

Counter decade atau counter BCD

 Counter MOD-10 seperti pada contoh 7.6 juga disebut sebagai
counter BCD. Kenyataannya counter decade yang mempunyai 10
keadaan berbeda, tidak masalah bagaimana urutannya. Counter
decade seperti gambar 7.6b) yang menghitung dalam urutan mulai
dari 0000-1001 juga disebut dengan counter BCD karena hanya
memakai 10 kode BCD dari 0000,0001,...,1001. Jadi counter MOD-10
adalah counter decade dan counter decade yang menghitung dalam
biner dari 0000-1001 adalah counter BCD.
Dekade counter khususnya tipe BCD banyak dipakai pada
banyak terapan dimana pulsa untuk kejadian dihitung yang hasilnya
ditampilkan pada tipe tampilan numeris decimal.
Counter decade juga sering dipakai untuk pembagian frekwensi
pulsa dengan 10. Pulsa input diberikan ke FF A, dan pulsa output
diambil dari FF D yang mempunyai frekwensi 1/10 dari frekwensi
input.

7.3 IC counter asinkron

Ada beberapa IC counter asinkron TTL dan CMOS. Untuk IC
TTL adalah 74LS293.Gambar 7.8a) menunjukkan diagram logika
untuk 74LS293. Catat untuk hal-hal penting berikut:
1. 74LS293 mempunyai 4 FF JK dengan output Q 0, Q1, Q2, dan Q3,
Q0 adalah LSB dan Q3 adalah MSB. FF yang diperlihatkan
disusun dengan LSB pada sisi kiri. Ini dibuat untuk memenuhi
konvesi sinyal input rangkain muncul pada sisi kiri.
2. Tiap-tiap FF mempunyai input CP (pulsa clock) nama lain untuk
clock input. Input clock ke Q0 dan Q1 dilabel dengan -CP0 dan -
CP1 dapat diakses secara eksternal. Batang inversi (-) pada
input ini menunjukkan bahwa mereka diaktifkan oleh NGT.
3. Tiap-tiap FF mempunyai input Clear aktif rendah asinkron C D.
Ini dihunbungkan bersama ke output dari gerbang Nand 2 input
MR1 dan MR2dengan MR menyatakan master reset. Kedua input
MR harus tinggi untuk mengclear counter ke 0000.
4. FF Q1 Q2 Q3 sudah dihubungkan sebagai counter ripel 3 bit. FF
Q0 tidak dihubungkan kemanapun secara internal. Ini
memberikan pemakai pilihan untuk menghubungkan Q 0 ke Q1
untuk membentuk counter 4 bit atau memakai Q0 terpisah
sesuai dengan keinginan.
IC 74LS293 bisa disusun sebagai counter MOD-16 dengan input
clock 10 kHz , susunan rangkaiannya adalah sebagai berikut.

IC 74LS293 bisa disusun sebagai counter MOD-10 dengan input

clock 10 kHz , susunan rangkaiannya adalah sebagai berikut
Counter MOD-10 memerlukan 4 FF sehingga kita perlu
menghubungkan Q0 ke –CP1 Yang diperlukan adlah meresiklus
kembali saat penghitungan mencapai 1010 (10), sehingga Q 3 dan Q1
harus dihubungkan ke input master reset, saat mereka menuju
Tinggi (H) pada penghitungan 1010 output Nand akan mereset
counter ke 0000.
IC 74LS293 bisa disusun sebagai counter MOD-14 dengan input
clock 10 kHz , susunan rangkaiannya adalah sebagai berikut
Saat counter mencapai1110 (14) output Q 3 Q2 Q1 berlogika
tinggi Masalahnya adalah gerbang Nand 74LS293 hanya mempunyai
2 input. Maka kita harus menambahkan beberapa gerbang ekstra
untuk emnjamin counter akan mereset saat Q 3 Q2 Q1=1 shg kita
tambahkan gerbang and 2 inpur seperti rangkaian berikut.

Pada contoh 7.7 kita membagi frekwensi input dengan 60 dengan

counter MOD-60 memakai 6 FF JK dan gerbang nand. Rangkaian
MOD-60 lainnya bisa didapat dengan rangkain berikut.

Counter CMOS asinkron

Ada beberapa counter asinkron pada keluarga CMOS.
Kebanyakan dari mereka adalah ekivalen dengan versi TTL. Tapi
ada juga yang tidak punya pasangannya dengan keluarga TTL. Satu
diantaranya adalah 74HC4042, symbol logikanya ditunjukkan pada
gambar 7-14.Ini adalah counter 7 bit dengan satu input MR. Ke tujuh
FF dihubungkan secara internal sebagai counter ripel MOD-128.
Input MR adalah aktih tinggi dan bisa dipakai mereset semua FF ke
keadaan 0. Catat kita pakai CTR DIV 128 untuk menunjukkan bahwa
ini adalah counter MOD-128.
Bilangan MOD dari counter dapat diubah ke lebih kecil dari 128
dengan memakai input MR seperti kita kerjakan untuk 74LS293.
Jika kita menghubungkan Q4 dan Q5 ke gerbang and dan
menghubungkan output gerbang ke MR, saat counter mencapai
0110000 (4810) dia kan segera diclear ke 0000000,s ehingga urtuan
penghitungan yang dipakai adalah dari 0000000 sampai 0101111(0-
47) dan ini adalah counter MOD-48.
Counter ripel CMOS lainnya adalah 74HC4040 yaitu counter
12 bit dengan input MR aktif tinggi tunggal. Maukan clock ke
counter adalah tipe Schmitt trigger untuk memungkinkan
pemakaian sinyal berubah lambat tanpa menghasilkan penghitungan
takmenentu.

Counter down asinkron

Counter yang kita bahas sebelumnya adalah dari tipe counter
up. Relatif sederhana untuk menyusun counter down yang akan
menghitung ke arah bawah. Misalnya kita menguji urutan
penghitungan turun counter turun 3 bit berikut.

A,B,C menggambarkan keadaan output FF saat counter menjalani

urutannya. Dapat dilihat bahwa FF A (LSB) berubah keadaan dalam
tiap-tiap langkah urutannya seprti dia lakukan pada counter naik. FF
B berubah keadaan setiap A bergerak dari rendah ke tinggi, C
berubah keadaan setiap B berubah dari rendah ke tinggi. Maka
dalam counter turun tiap-tiap FF kecuali yang pertama harus
mensaklar ketika FF sebelumnya bergerak dari rendah ke tinggi.
Jika FF mempunyai input clock yang berubah saat transisi negative
(tinggi ke rendah), maka inverter bias ditempatkan didepan tiap-tiap
input clock. Hasil yang sama dapat dilakukan dengan pengemudian
tiap-tiap input clock FF
7.6 Counter Paralel (sinkron)
Masalah yang timbul pada counter ripel disebabkan oleh
terkumpulnya delay Propagasi yaitu tidak semua FF berubah
keadaan serempak secara sinkron dengan pulsa input.
Keterbatasan ini bisa diatasi dengan pemakaian counter
sinkron/parallel dimana setiap FF ditriger secara bersamaan oleh
input pulsa clock . Karena pulsa input diberikan kepada
semua,beberapa peralatan harus dipakai untuk mengontrol ketika
sebuah FF sedang mensaklar dan ketika dia tetap tak dipengaruhi
oleh pulsa clock. Ini dilakukan dengan memakai input J dan K dan
ini diperlihatkan pada gambar 7-17 untuk 4 bit, counter sinkron
MOD-16 .
 Jika kita membandingkan susunan rangkaian untuk counter
sinkron dengan yang asinkron seperti gambar 7-1 kita bisa melihat
perbedaan berikut:
1. Input CLK dari semua FF dihubungkan bersama sehingga
sinyal clock input diberikan ketiap-tiap FF secara bersamaan
2. Hanya FF A yaitu LSB, mempunyai input J dan K yang seccara
permanen pada level tinggi. Input J K dari FF lainnya
dikemudikan oleh beberapa kombinasi output FF.
3. Counter sinkron memerlukan lebih banyak rangkaian
dibandingkan dengan counter asinkron
Operasional rangkaian
7.8 Counter dapat dipreset
Banyak counter sinkron atau parallel tersedia dalam bentuk IC
yang dpat dipreset yaitu dia dapat dipreset ke cacah awal yang
diinginkan bias asinkron (bebas dari sinyal clock) atau sinkron (pada
transisi aktif dari cinyal clock). Operasi preset ini juga ditunjukkan
disebut dengan counter pembeban parelel.
Gambar 7.19 menunjukkan rangkain logika untuk counter naik
parallel bisa dipreset 3 bit. Input J K dan CLK dikawatkan untuk
beroperasi sebagai counter naik parallel.

Input asinkron preset dan clear dikawatkan untuk mengerjakan

preset asinkron. Counter diisi dengan cacah yang diinginkan pada
sembarang waktu dengan cara sebagai berikut:
1. Berikan cacah yang diinginkan ke data input parallel P2, P1, P0
2. Berikan pulsa rendah ke input parallel load –PL
Prosedur ini akan melaksanakan transfer asinkron dari P2, P1, P0
ke dalam FF Q2 Q1 Q0. Loncatan transfer ini bebas dari input J, K,
CLK. Pengaruh dari input CLK akan diabaikan selama –PL berada
pada keadaan aktif rendah, karena masing-masing FF mempunyai
satu dari input asinkron yang diaktifkan saat –PL = 0. Saat –PL
kembali tinggi FF dapat
Merespon input CLK dan dapat mengulangi kembali operasi
pencacahan mulai dari cacahan yang sudah diisi dalam counter.
Misalnya P2 = 1, P1= 0 dan P0 = 1. Saat –PL adalah tinggi input
data parelel ini tidak mempunyao pengaruh. Jika pulsa clock
diberikan counter akan melaksanakan counter akan melaksanakan
opersi cacah naik. Anggap –PL rendah saat counter berada pada
cacah 010 (yaitu Q2=0, Q1=1, Q0=0). Rendah pada –PL akan
memproduksi rendah pada input CLR dari Q1 dan pada input PRE dari
Q2 dan Q0 sehingga counter akan memasuki cacah 101 tanpa
memperhatikan apa yang terjadi pada input CLK. Cacah akan
tertahan pada 101 sampai –PL dideaktifkan(kembali tinggi), saat itu
counter akan mengulang kembali pulsa clock cacah naik dari cacah
101. Presetting asinkron ini dipakai oleh beberapa counter IC
seperti TTL74ALS190, 74ALS191, 74ALS192 dan 74ALS193 dan
CMOS ekivalennya seperti 74HC190, 74HC191,74HC192 dan
74HC193.

Presetting sinkron
Banyak IC counter parallel memakai presetting sinkron dimana
counter dipreset pada peralihan aktif dari sinyal clock yang sama
yang dipakai untuk cacahan. Level logika yang diberikan ke input –
PL menentukan apakak transisi clock aktif akan menpreset counter
atau apakah dia akan dicacah seperti pada opersi cacahan normal.
Contoh IC counter yang memakai preseting sinkron mialnya
TTL74ALS160, 74ALS161, 74ALS162, 74ALS163 dan CMOS
ekivalennya adalah 74HC160, 74HCS161, 74HC162, 74HC163.

7.13 Counter BCD dikaskade

Counter BCD sering dipakai saat pulsa yang dicacah dan
hasilnya ditampilkan dalam bentuk decimal. Counter BCD tunggal
mencacah dari 0-9 dan kemudian resiklus ke 0. Untuk mencacah
nilai decimal yang lebih besar kita bisa mengkaskade counter BCD
seperti pada gambar 7-32. Susunan multi tahap ini beroperasi sebagi
berikut:
1. Mula-mula semua counter diclear ke keadaan 0, maka
tampilan desimalnya adalah 000
2. Jika pulsa input datang counter BCD satuan maju satu cacah
per pulsa. Sesudah pulsa ke sembilan terjadi counter BCD
puluhan dan ratusan masih berada pada keadaan 0, dan
counter satuan berada pada kedaaan 9 (1001), maka display
desimalnya terbaca 009
3. Pada pulsa input ke 10 counter satuan resiklus ke
0menyebabkan output FF D bergerak dari 1 ke 0. Transisi 1 ke
0 ini berlaku seperti input clock untuk counter puluhan dan
menyebabkan dia maju satu cacahan. Sesudah pulsa input ke
10 tampilan decimal terbaca 010.
 4. Saat pulsa tambahan terjadi counter satuan maju satu cacah
per pulsa,dan setiap counter satuan resiklus ke 0, dia akan
memajukan counter puluhan satu cacahan. Maka setelah pulsa
input ke 99 terjadi maka counter puluhan berada pada 9
seperti counter satuan. Jadii bacaan desimalnya adalah 099
5. Pada pulsa input ke 100 counter satua akan resiklus ke 0,
yang selanjutnya menyebabkan counter puluhan resiklus ke 0.
Output FF D dari counter puluhan selanjutnya membuat
transisi 1 ke 0, yang berlaku seperti input clock untuk counter
ratusan dan menyebabkan dia maju satu cacahan. Maka
setelah pulsa ke 100 tampilan decimal adalah 100.
6. Proses ini berlanjut sampai pulsa ke 999, pada pulsa ke 1000
semua counter resiklus kembali ke 0.

7.14 DESAIN COUNTER SINKRON

Ide dasar
Pada counter sinkron semua FF diclock pada waktu yang
sama. Sebelum masing-masing pulsa clock input JK pada FF pada
counter harus berada pada state yang benar. Misalkan
pertimbangkan kondisi pada tabel 7.1. Ketika pulsa clock
berikutnya terjadi input JK harus berada pada level yang benaryg
menyebabkan FF C berubah dari 1 ke 0, FF B dari 0 ke 1, dan FF A
dari 1 ke 1 (No change).
Proses desain dari counter sinkron menjadi desain rangkaian
logika yang mendekode bermacam state dari counter ke level logika
untuk masing-masing input JK.
Prosedur desain
Walaupun kita bekerja dg sekuen counting yang berbeda, step-
step berikut bisa dipakai:
1. Tentukan jumlah bit FF dan jumlah sekuen counting yang
diinginkan.
Misalkan kita ingin mendesain counter 3 bit dengan sekuen
seperti tabel 7.3
Tabel 7.3
a b c
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0 0 1
d S t
 Sekuen yang tidak dimasukkan adalah 101,110 dan 111
disebut state yang tidak diinginkan.
2. Gambarkan diagram transisi state yg memberikan semua state
yang mungkin termasuk sekuen counting yang tak diinginkan.
Misalnya diagram transisi state muncul seperti gambar 7.33.
State 000 sd 100 dihubungkan ke sekuen yang diinginkan

Desainer dapat memilih tiap2 state yg tidak diinginkan ke

sebarang state dari aplikasi pada pulsa clock berikutnya. Kita pilih
mereka memasuki state 000 dari mana sekuen yg benar akan
dibangkitkan.
3. Pakailah diagram state trasisi untuk membuat tabel yang
memasukkan semua present state dan next state, misalkan
seperti pada tabel 7.4. Bagian sisi kiri tabel mendaftar setiap
state yg mungkin, walaupun state ini bukan merupakan bagian
dari sekuen. Kita label ini dengan Present state. Bagian kanan
memuat next state untuk tiap-tiap PS.

4. Tambahkan kolom untuk tabel ini untuk tiap2 input JK. Untuk
tiap2 PS, tunjukkan level yang diperlukan pada tiap2 input JK
untuk menghasilkan transisi ke NS.
Pada contoh ini memakai 3 FF C, B, A dan masing-masing
mempunyai input JK sehingga diperlukan 6 kolom. Tabel ini
disebut tabel eksitasi rangkaian. Masukan dibawah input JK
didapat dari tabel 7.2 tabel eksitasi JK FF.
.

5. Desain rangkaian logika untuk membangkitkan level yg

diperlukan pada tiap2 input JK FF.
Tabel 7.5 adalah tabel eksitasi rangkaian. Kita harus
mempertimbangkan tiap-tiap input ini sebagai output dari
rangkaian logikanya sendiri dengan input dari FF C B A.
Pertama kita desain rangkaian untuk input J A. Kita cek PS
dari C, B, A dan level yg diinginkan pada J A untuk tiap2 kasus.
Info ini sudah diekstrak dari tabel 7.5 dan diberikan pada
gambar 7.34a). TT menunjukkan level yang diinginkan pada J A
untuk tiap2 PS. Dari sini bisa dibuat Kmap dan
penyederhanaannya seperti gambar 7.34b.

6. Implementasikan hasil akhir.

7.17 Penerapan counter: jam digital
Jam digital yang beroperasi dari power line ac dapat memakai
frekwensi power 60 hz sebagai frekwensi clock dasar dimana
frekwensi ini dibagi menjadi 1 hz atau 1 pulsa per detik. Gambar
7.47 menunjukkan jam digital yang beroperasi dari 60 hz.

Counter BCD maju 1 cacah perdetik. Sesudah 9 detik counter BCD

resiklus ke 0 yang mentriger counter MOD-6 dan menyebabkan dia
maju 1 cacah. Ini berlanjut sampai dengan 59 dt. Saat penunjukkan
counter MOD-6 adalah 101 (5) dan counter BCD berada pada 1001
(9) tampilan akan terbaca 59. Pulsa berikutnya meresiklus counter
BCD ke 0 yang selanjutnya meresiklus counter MOD-6 ke 0.

Output counter MOD 6 pada bagian sekon mempunyai frekewensi 1

pulsa per menit.(resiklus setiap 60 detik). Sinyal ini dimasukan ke
bagian menit yg mencacah dan mendisplay menit dari 0-59. Bagian
menit adalah sama dengan bagian detik dan beroperasi dg cara
yang sama.
Output dari counter MOD 6 pada bagian menit mempunyai
frekwensi 1 pulsa per jam ( resiklus setiap 60 menit). Sinyal ini
dimasukkan kebagian jam yang mencacah dan mendisplay jam dari
1 – 12. Bagian jam berbeda dg bagian detik dan menit yg tak pernah
melalui state 0.
Gb 7.48 menunjukkan rangkaian yg berisi bagian jam. Dia
terdiri dari bagian counter BCD yg mencacah satuan dari jam. Dan
satu FF MOD 2 untuk mencacah puluhan dari jam. BCD counter
adalah 74HC192 yg beroperasi seperti 74HC193 kecuali dia
mencacah hanya dari 0-9. Dia dipkai sebagai couner up sbg respon
thd sinyal 1 pulsa / jam yg datang dari bagian menit. Inverter pada
CPu diberikan karena 74HC192 merespon PGT dan kita inginkan
respon NGTyg terjadi saat bagain menit resiklus kembali ke 0.
Pulsa masukan memasuki counter BCD sekali per jam,
misalnya pada jam 7 counter ini akan berada pada 0111 dan display
akan mendisplay angka 7. Pada saat yg sama X akan low sehingga
akan mendisplay 0. Maka display akan menunjukkan 07. Ketika BCD
counter mencapai state 9 dan pulsa input berikutnya terjadi dia
akan resiklus kembali lagi ke 0. NGT pada Q 3 akan mentogel FF X
dari 0 ke 1. Ini akan menghasilkan angka 1 pada display X dan
angka 0 pada display BCD shg tampil angka 10.
Pulsa berikutnya yg memasuli counter BCD adalah 11 dan 12
yg menampilkan 11 dan 12. Pulsa berikutnya yg memasuki BCD
counter adalah 0011(3). Pada state ini ouput Q1 dan Q0- adalah high
dan X masih tetap high. Maka output nand gate akan low dan
mengaktifkan –CLR pada FF X dan input –PL dari 74HC192. Ini akan
mengclear X ke 0 dan preset BCD counter ke 0001. Hailnya akan
terdisplay 01 unutk jam 1

7.18 IC register
Tipe-tipe register dapat diklasifikasikan sesuai dengan cara
data dimasukkan ke dalam register dan cara data dikeluarkan dari
register. Klasifikasi register adalah sebagai berikut:
1. Parallel in/parallel out
2. Serial in/serial out
3. Parallel in/serial out
4. Serial in/parallel out
Paralel in/parallel out 74ALS174/74HC174
Gambar 7.49a. adalah diagram logika untuk 74ALS174/
74HC174 register 6 bit dengan input parallel D 5 sd D0 dan output
parallel Q5 sd Q0. Data parallel dimasukkan ke register pada PGT
dari clock input CP.

Input -MR Master reset, dapat dipakai Untuk mereset asinkron

semua FF register ke 0. 74LS174 dipakai untuk transfer data sinkron
parallel dimana level logic pada input D ditransfer ke output Q yang
sesuai ketika PGT terjadi pada clock CP. IC ini dapat juga dipakai
untuk transfer data serial seperti berikut.
7.20 SERIAL IN /SERIAL OUT 4731B
4731B adalah cmos quad 64 bit register geser serial in/serial
out. Di dalamnya ada 4 reg geser 64 bit yang sama . Gb 7.51
menunjukkan diagram logic 1 dari reg 64 bit. Dia punya serial input
DS, clock input –CP yg merespon NGT dan serial output FF terakhir
Q63 . INI adalah satu-satunya output yg bisa diakses secara
eksternal. Catat output ini melewati rangkaian buffer (symbol
segitiga tanpa bubble). Catat juga tidak ada peralatan untuk
masukan data secara parallel ke dalam FF register.

Register geser sering dipakai untuk menunda sinyal digital sengan

sejumlah sinyal clock. Sinyal digital yang diberikan pada serial input
reg geser dan digeser pada shift reg oleh CP yang berurutan sampai
dia mencapai ujung/akhir dari shift reg dimana dia muncul sebagai
sinyal output. INI diperlihatkan pada gambar 7.52 memakai 1 dari
reg 64 bit pada IC 4731B.
7.21 PARALEL IN/SERIAL OUT – 74ALS165/74HC165
Simbol untuk 74HC165 ditunjukkan pada gb 7-53.a. IC ini
adalah reg PISO 8 bit. Dia sebenarnya mempunyai masukan data
serial DS dan masukan data parallel asinkron melalui P 0- P7. Reg
berisi 8 FF Q0- Q7yang dihubungkan secara internal sebagai shift reg,
tapi hanya dapat diakses pada output Q 7 atau –Q7, Cp adalah clock
input yg dipakai sebagai oprasi geser. Input clock inhibit CP INH
Dipakai untuk inhibit efek dari input CP. Input shift/load SH/-LD
mengontrol operasi yang terjadi loading parallel / geser. TAbel
fungsi gb 7-53b) menunjukkan bgmn bermacam, kombinasi input
jika dia dikerjakan.

Paralel load –LD artinya data yg ada pada input P akan diload
secara asinkron kedalam FF reg bebas dari input CP atau -CP INH,
tentunya hanya output FF terakhir yg tersedia secara
eksternal.input CP dan – CP INH dapat dibalik seperti pada table
fungsi karena mereka sebenarnya di OR secara internal.
7.22 SERIAL IN / PARALEL OUT 74ALS164/74HC164
Diagram logika dari IC ini seperti gambar 7.54a) . Dia adalah
reg geser 8 bit dg masing-masing output FF dapat diakses secara
eksternal.Menggantikan input serial tunggal gate AND
mengkombinasikan input A dan B untuk input serial ke FF Q0.
Operasi geser terjadi pada PGT dari input CP. Input –MR
memberikan reset asinkron pada semua FF pada level low. Simbol
logika untuk 74LS164 seperti gambar 7-55a)

Misalkan, anggap kandungan awal dari IC 74LS164 gambar

dibawah adalah 00000000, tentukan urutan state saat clock
diberikan.
Berikut adalah IC register yang lain:
 74194/ALS194/HC194 Adalah IC reg geser 4 bit universal
bidirectional yg dapat melaksanakan operasi geser kiri, kanan,
paralel in dan out.

Mid 2 dilaksanakan pada hari rabu, 4 01 2012 mulai jam 10.00,

materi adalah bab 4 logika kombinasi sd materi terakhir, sifat buka
1 lembar double folio asli

Mid 2 ekst tgl 04 01 jam 1800

Materi logika kombi bab 4 sd terakhir kuliah