BAB IV

PENCACAH

4.1 Tujuan
Praktikan dapat mengenal dan memahami prinsip kerja rangkaian
pencacah serta praktikan dapat menggunakan rangkaian tersebut.
4.2 Dasar Teori
4.2.1 PENCACAH ASINKRON (ASYNCHRONOUS COUNTER)

Pencacah asinkron atau dikenal juga sebagai pencacah riak(ripple

counter) dapat dibangun beberapa FF JK. Setiap masukan j dan k diberikan
logika’1’ secara permanen hingga FF JK tersebut akan melakukan “toggle”
saat sinyal clock aktif tiba. Pada pencacah asinkron, setiap FF JK bekerja
secara berurut atau tidak serentak. Setiap FF JK akan dipicu oleh keluaran
FF JK sebelumnya kecuali FF JK pertama yang dipicu langsung oleh
sumber sinyal clock. Jumlah cacahan pada pencacah bergantung pada
jumlah FF JK yang tersusun pada pencacah tersebut. Setiap FF JK akan
menampung 1 bit data. Kita dapat mengetahui jumlah cacahan maksimum
melalui persamaan 2N dengan N adalah jumlah FF JK.

4.2.2 PENCACAH NAIK ASINKRON (ASYNCHRONOUS UP

COUNTER)

Pencacah naik asinkron adalah pencacah yang melakukan cacahan naik

dimulai dari nilai 0 hingga cacahan tertinggi sesuai jumlah FF JK. Gambar 4.1
Memperhatikan contoh rangkaian pencacah naik asinkron 4 bit secara lengkap.
Rangkaian pencacah naik asinkron 4 bit diatas dapat melakukan cacahan sebanyak
24 yaitu 16 cacahan. Pencacah naik asinkron 4 bit tersebut akan mencacah dari 0
sampai dengan 24-1 atau dalam biner yaitu dari ‘0000’ sampai dengan ‘1111’.
Nilai logika cacahan tersebut akan tertampilkan pada Q3,Q2,Q1,Q0. Q0 berada pada
bit dengan bobot nilai 1, sehingga bit ini merupakan bit terendah (Least
Significant Bit atau LSB). Sedangkan Q3 berada pada bit dengan bobot nilai 8,
sehingga bit ini disebut bit tertinggi (Most Significant Bit atau MSB).

Gambar 4.1 Rangkaian Pencacah Naik Asinkron 4 bit

Pencacah naik asinkron 4 bit di atas bekerja dengan memanfaatkan sumber

clock aktif yang masuk ke FF JK pertama. Selanjutnya, keluaran masing-masing
FF JK akan menjadi pemicu atau clock bagi FF JK berikutnya. Semua FF JK yang
menjadi penyusun pencacah di atas menggunakan clock aktif low.

Masukan sinyal clock aktif akan memicu FF JK pertama dan menghasilkan

keluaran Q0. Selanjutnya, keluaran tersebut akan memicu FF JK kedua untuk
menghasilkan keluaran Q1. Keluaran FF JK kedua akan memicu FF JK ketiga
untuk menghasilkan keluaran Q2, dan keluaran FF JK ketiga akan memicu FF JK
terakhir untuk menghasilkan keluaran Q3.
Tabel 4.1 memperlihatkan urutan cacahan yang terjadi setiap clock
aktif tiba pad FF JK pertama.

Tabel 4.1 Urutan cacahan yang terjadi

Diagram waktu dan diagram state dari pencacahan naik asinkron 4 bit dapat kita
lihat berturut-turut pada gambar 4.2 dan gambar 4.3.

Gambar 4.2 Diagram waktu pencacah naik asinkron 4 bit & Gambar 4.3 diagram
state pencacah naik asinkron 4 bit
Kita dapat mengetahui cara kerja dari pencacah naik asinkron 4 bit tersebut
sebagai berikut:

 Kondisi awal, kita lakukan reset pada semua FF JK dengan mengaktifkan

sinyal CLR sehingga logika keluaran Q3, Q2, Q1, Q0 adalah ‘0000’.
 Pada clock transisi negatif pertama tiba, maka FF JK pertama (FF JK A)
akan mengalami toggle, sehingga diperoleh nilai logika Q0 = ‘1’,
sedangkan FF JK lainnya belum bekerja dan tetep pada kondisi awal. Pada
cacahan ini diperoleh keluaran Q3, Q2, Q1, Q0 = ‘0001’. Ketika clock transisi
negatif kedua tiba, maka FF JK pertama mengalami toggle, sehingga nilai
logika keluaran Q0 = ‘0’. Perubahan kondisi logika keluaran Q0 pada FF JK A
dari ‘1’ menuju ‘0’ (transisi negatif) mengakibatkan FF JK B bekerja dan
mengalami toggle, sehingga menghasilkan nilai logika keluaran Q1 = ‘1’.
Sedangkan FF JK C dan FF JK D tetap pada kondisi awal. Pada ccahan inj
diperoleh, keluaran Q3, Q2, Q1, Q0 = ‘0010’.
 Ketika clock transisi negatif ketiga tiba, maka FF JK A mengalami toggle,
sehingga nilai logika keluaran Q0 = ‘1’. Sementara itu, FF JK lainnys tetap
berada pada kondisi terakhir. Pada cacahan ini diperoleh Q3, Q2, Q1, Q0 =
‘0011’
 Ketika clock transisi negatif keempat tiba, FF JK A mengalami toggle,
sehingga nilai logika keluaran Q0 = ‘0’. Perubahan keluaran FF JK A dari
‘1’ menuju ‘0’ (transisi negatif) mengakibatkan FF JK B bekerja dan
mengalami toggle, sehingga nilai logika keluaran Q1 = ‘0’. Perubahan
logika keluaran Q1 dari ‘1’ menuju ‘0’ (transisi negatif) juga
mengakibatkan FF JK C mengalami toggle, sehingga nilai logika keluaran
Q2 = ‘1’. Pada cacahan ini diperoleh Q3, Q2, Q1, Q0 = ‘0100’.
 Demikian seterusnya hingga perubahan keluaran Q3, Q2, Q1, Q0 adalah
‘1111’.

 Ketika clock transisi negatif berikutnya tiba, maka semua FF JK

mengalami toggle yang diakibatkan terjadinya transisi negatif dari
keluaran FF JK sebelunya. Pada cacahan ini diperoleh Q3, Q2, Q1, Q0 =
 ‘0000’.
 Secara singkat dapat disimpulkan bahwa setiap keluaran masing-masing
FF JK akan memicu FF JK lain yang ada di belakangnya. Pencacahan
asinkron di atas dapat melakukan pencacahan dari ‘0000’ hingga ‘1111’,
dengan kata lain, pencacah 4 bit dapat mencacah sebanyak 24 atau 16
cacahan.
4.2.3 PENCACAH TURUN ASINKRON (ASYNCHRONOUS DOWN
COUNTER)

Pencacah turun asinkron adalah pencacah asinkron yang melakukan

cacahan secara turun mulai dari cacahan tertinggi hingga logika cacahan 0. Secara
sederhananya, perbedaan pencacah turun dapat diperoleh dengan memanfaatkan
pencacah naik dan mengambil ukuran Q sebagai keluaraannya .

Namun, pada kesampatan ini kita akan memaparkan contoh rangkaian pencacah
turun 4 bit seperti yang ditampilkan pada Gambar 4.4

Gambar 4.4 Rangkaian pencacah turun 4 bit

Pada rangkaian diatas, keluaran diambil dari keluaran Q , sementara sinyal

clock untuk FF JK, kedua dan seterusnya diambil dari keluaran Q sebelumnya.

Prinsip kerja pencacah mundur 4 bit ini sama dengan proses yang terjadi
pada pencacah naik. Perbedaannya hanya pada logika cacahnya. Pada pencacah
mundur 4 bit, kita akan melakukan pencacah dimulai dari logika tertinggi ‘1111’
hingga ‘ 0000’.
Pada tabel 4.2 kita dapat melihat bahwa pencacah dilakukan secara mundur dari
‘1111’ hingga ‘0000’.

Tabel 4.2 Pencacah secara mundur

Secara lengkapnya, proses pencacahan turun dilakukan seperti digambarkan
dalam diagram waktu dan diagram state pada Gambar 4.5 dan Gambar 4.6.

Gambar 4.5 dan Gambar 4.6

4.2.4 PENCACAH MODULO

Pencacah Modulo (MOD) adalah suatu pencacah yang banyaknya cacahan

sejumlah modulo tertentu. Pencacah MOD dapat melakukan cacahan maksimal
sejumlah 2N dengan N di mana N adalah banyaknya FF. Kita dapat melakukan
modifikasi terhadap pencacah tersebut hingga dapat melakukan pencacahan
sejumlah kurang dari 2N . Sebagai contoh, pencacah naik asinkron yang dibahas
sebelumnya adalah pencacah MOD 16 karena dapat mencacah sebanyak 2N atau
16 cacahan dari ‘0000’ hingga ‘1111’. Banyaknya cacahantersebut merupakan
jumlah cacahan maksimum pada sebuah pencacah dengan 4 buah FF. Kita dapat
melakukan modifikasi pada pencacah tersebut agar dapat mencacah kurang dari
cacahan maksimalnya. Misalkan saja, kita menginginkan pencacah MOD 10 atau
pencacah dekade, yaitu pencacah yang dapat mencacah sebanyak 10 cacahan dari
‘0000’ hingga ‘1001’. Logika cacahn yang boleh teerjadi pada pencacah MOD 10
adalah ‘0000’ hingga ‘1001’. Oleh karena itu, pada cacahan ‘1010’ kita harus
melakukan proses reset melalui masukan CLR pada seluruh FF agar kembali pada
logika cacahan 0000 dan cacahan ‘1010’ sampai ‘1111’ tidak terjadi.

Berikut langkah-langkah yang dapat dilakukan untuk melakukan

modifikasi pencacah MOD 16 menjadi pencacah MOD 10:

 Gunakan sebuah gerbang logika NAND untuk melakukan reset pada

seluruh FF dengan cara menghubungkan keluaran NAND pada seluruh
masukan CLR pada setiap FF sehingga jika semua masukan NAND
berlogika ‘1’ maka logika keluaran NAND adalah ‘0’dan logika ini akan
mengatifkan sinyal CLR pada setiap FF hingga memaksa keluaran semua FF
adalah ‘0000’.
 Hubungkan keluaran Q3 dan Q1 pada masukan NAND sehingga keluaran
NAND akan berlogika ‘0’ ketika keluaran Q3 dan Q1 berlogika ‘1’. Kondisi
ini terjadi pada saat kondisi pencacah melakukan cacahan dari ‘1001’
 menuju ‘1010’. Pada kondisi ‘1010’, semua FF akan di -CLR -kan

keluarannya hingga logika cacahan aalh ‘0000’.

Kita dapat melihat gambar secara lengkap modifikasi pencacah MOD 16

menjadi pencacah MOD 10 pada Gambar 4.7.

Gambar 4.7 Modifikasi pencacah MOD

 Pada Gambar 4.8, kita dapat melihat terjadinya spike atau glitch
pada Q3 dan Q1 yang diakibatkan oleh keluaran gerbang NAND ketika
kondisi ‘1010’ sebelum menjadi ‘0000’. Kondisi ini tidak akan menjadi
maslah karena terjadi dalam waktu nanodetik sehingga tidak
memperngaruhi indikator LED ataupun penampil lainnya. Namun,
kondisi akan menjadi masalah jika keluaran Q3 dan Q1 digunakan sebagai
pernggerak rangkaian lain diluar rangkaian pencacah.

Pada tabel 4.3 dan gambar 4.9, kita dapat melihat cacahan pada pencacah
MOD 10 yang akan mencacah dari ‘0000’ sampai dengan ‘1001’ dan
kembali lagi berulang.

Tabel 4.3 Cacahan pada MOD 10

4.2.5 WAKTU TUNDA PROPAGASI PADA RIPLE COUNTER

Pencacah asinkron merupakan tipe pencacah yang singkat sederhana, karena

hanya membutukan sedikit komponen. Secara prinsip, setiap clock FF JK pada
pencacah asinkron dipicu oleh keluaran dari FF sebelumnya ingga tiap FF tidak
dapat berubah kondisi secara sinkron menggunakan pulsa clock yang sama. Hanya
clock FF JK pertama yang mendapat yang mendapatkan sinyal sumber clock. FF
berikutnya menunggu perubahan kodisi pada keluaran FF sebelumnya. Setiap FF
memiliki waktu tunda (delay propagation) TDP untuk mengolah data masukan
hingga dihasilkan data keluaran pada Q, sehingga FF kedua belum akan bekerja
selama waktu TDP pada FF pertama. Sementara itu, FF ketiga tidak akan bekerja selama
2kali waktu TDP dan seterusnya. Oleh karena itu, FF ke N tidak akan bekerja selama
NxTDP . ilustrasi pengaruh waktu tunda TDP dapat kita lihat pada contoh diagram
waktu pencacah naik asinkron 3bit yang ditampilkan pada gambar 4.10.

Gambar 4.10 Contoh diagram waktu pencacah naik asinkron 3bit

Pada diagram diatas, diasumsikan nilai perioda clock adalah 500ns, dan
waktu tunda TDP pada tiap FF adalah 50ns, sehingga waktu tunda TDP terlam yang
pada FF paling akhir adalah 3x50ns atau 150ns. Nilai waktu tunda tersebut masih
lebih kecil dibandingkan dengan nilai perioda clock, sehingga pencacah 3bit
tersebut dapat mencacah secara terurut dengan baik.

Berbeda halnya ketika nilai perioda clock lebih kecil dibandingkan dengan otal
aktu tunda terlama.kita misalkan nilai perioda clock adalah 100ns dan waktu
tunda TDP terlama adalah 3x50ns atau 150ns. Ilustrasi diagram waktu pada contoh
tersebut dapat kita lihat pada gambar 4.11
 Gambar 4.11 Diagram Waktu

Pada diagram waktu diatas,kita dapat melihat bahwa pencacah 3bit tidak
dapat mencacah dengan baik, dikarenakan waktu tunda TDP lebih besar
dibandingkan nilai perioda. Oleh karenanya, besar nilai perioda sinyal masuk
clock sumber pada pencacah asinkron tidak boleh lebih rendah dari akumulasi
waktu tunda TDP terbesar agar pencacah dapat mencacah secara benar.

4.2.6 PENCACAHAN SINKRON (SYNCHRONOUS COUNTER)

Pencacahan sinkron atau paralel adalah rangkaian pencacah yang melakukan
cacahan secara serentak atau simultan. Hal ini dikarenakan semua FF dipicu oleh
satu sumber clock yang sama. Namun, pada pencacahan sinkron dibutuhkan
beberapa penambahan rangkaian logika untuk mengontrol kerja masing-masing
FF. Secara lengkap kita akan membahas rangkaian pencacah sinkron ini pada
bagian di bawah ini.
Pada Gambar 4.12 dapat dilihat bahwa semua FF dipicu atau digerakkan oleh
sebuah sinyal CLK. Semua FF akan bekerja saat sinyal CLK pada transisi negatif.
Masukan J dan K FF pertama yang diberikan logika ‘1’ secara permanen,
sementara masukan J dan K FF berikutnya ditentukan oleh kombinasi keluaran FF
sebelumnya. FF pertama (paling kanan) akan ‘toggle’ setiap kali pulsa clock
berubah, sementara FF kedua akan ‘toggle’ jika keluaran FF pertama (Q0)
berlogika ‘1’, FF ketiga akan ‘toggle’ jika keluaran FF pertama (Q0) dan FF kedua
(Q1) berlogika ‘1’, sedangkan FF keempat (paling kiri) akan toggle jika keluaran
FF pertama (Q0), FF kedua (Q1), dan FF ketiga (Q2) berlogika ‘1’. Banyaknya
cacahan pada pencacahan sinkron 4 bit sama dengan jumlah banyaknya cacahan
pada pencacahan asinkron 4 bit yaitu 16 cacahan. Gambar diagram waktu dan
diagram state pada pencacahan ini sama seperti yang ditampilkan pada Gambar
4.2 dan Gambar 4.3.

4.2.7 PENCACAH NAIK SINKRON (SYNCHRONOUS UP COUNTER)

Pencacah naik sinkron adalah pencacah sinkron yang melakukan cacahan secara
naik, yaitu dari 0 menuju cacahan tertinggi. Gambar
4.12 contoh pencacahan naik sinkron yang dibangun dari 4 buah FF JK.
4.2.8 Pencacah Turun Sinkron (Synchronous Down Counter)

Pencacah turun sinkron adalah pencacah sinkron yang melakukan cacahan secara
turun, yaitu dari cacahan tertinggi menuju 0. Contoh rangkaian pencacahan turun
sinkron 4 bit yang dibangun dari 4 buah FF JK diperihatkan pada Gambar 4.13.
Pada gambar di atas dapat dilihat bahwa FF pertama akan toggle setiap kali
pulsa clock berubah, sementara FF kedua akan toggle jika keluaran Q’ pada
FF pertama berlogika ‘1’, FF ketiga akan toggle jika keluaran Q’ pada FF
pertama dan FF kedua berlogika ‘1’, sedangkan FF keempat akan toggle
jika keluaran Q’ pada FF pertama, FF kedua dan FF ketiga berlogika ‘1’.

4.2.9 Pencacah Naik/Turun Sinkron (Synchronous Up/Down

Counter)

kedua rangkaian diatas, yaitu rangkaian pencacah naik dan pencacah turun
sinkron dapat digabungkan menjadi pencacah sinkron yang dapat
digunakan sebagai pencacah naik ataupun pencacah turun dengan
menambhakan beberapa gerbang logika dan satu sinyal masukan sebagai
pengendali untuk menentukan kapan rangkaian pencacah bekerja sebagai
pengendali untuk menentukan kapan rangkaian pencacah bekerja sebagai.
Pencacah naik atau bekerja sebagai pencacah turun. Gambar 4.14
menampilkan unjukan Di bawah ini contoh pencacah naik/turun sinkron
sebanyak 3 bit. Sinyal masukan UP/DOWN digunakan untuk menentukan
apakah rangkaian akan mencacah naik atau mencacah turun. Pada saat
sinyal masukan UP/DOWN berlogika ‘1’ maka pencacah akan mencacah
naik.
Sebaliknya, ketika sinyal masukan UP/DOWN berlogika ‘0’ maka
pencacah akan mencacah turun.
Sebagai contoh, ilustrasi diagram waktu pencacah naik/turun 3 bit dapat
kita lihat pada diagram waktu yang ditampilkan pada Gambat 4.15.

4.2.10Keuntungan Pencacah Sinkron

Pencacah sinkron memiliki keuntungan dibandingkan pencacah

asinkron, di antaranya:

 Pada pencacah sinkron semua FF akan bekerja secara simultan atau

bersamaan yang disinkronkan oleh pulsa clock, sehingga waktu
tunda propogasi Tdp pada setiap FF tidak akan terakumulasi dengan
FF lainnya, akan tetapi logika waktu
tunda propogasi Tdp nya akan mengambil salah satu FF pada kondisi
toggle ditambahkan dengan waktu tunda propogasi Tdp gerbang AND
sebagai masukan J dan K pada FF berikutnya.
 Besarnya waktu tunda Tdp tidak akan beda walaupun jumlah FF nya
banyak ataupun sedikit, sehingga nilai waktu tunda ini jauh lebih kecil
dibandingkan logika pada pencacah asinkron dengan jumlah FF yang
sama.
 Pencacah sinkron dapat dioperasikan pada periode yang kecil atau
frekuensi tinggi walaupun secara rangkaian lebih komplek dibanding
pencach asinkron.

Beberapa contoh IC TTL yang memuat pencacah sinkron adalah

74LS160 (MOD 10), 74LS161 (MOD 16), 74LS162 (MOD 10), dan
74LS163 (MOD 16).

4.2.11 Prestable Counter

Beberapa pencacah sinkron dimungkinkan untuk didisen menjadi

pencacah prestable yaitu pencacah yang kondisi awalnya dapat diatur
terlebih dahulu. Operasi presetting ini dikenal juga dengan istilah
pencacah parallel loading. Gambar 4.16 menampilkan contoh rangkaian
pencacah naik presetable 3 bit. Rangkaian ini memanfaatkan masukan
asinkron PRE dan CLR untuk menentukan nilai awal cacahan serta
menambahkan satu sinyal masukan kontrol PL untuk mengatur data
masukan paralel.
 Cara memasukan data paralel pada pencacah dapat dilakukan dengan cara
sebagai berikut:

1. Tentukan terlebih dahulu nilai logika P2,P1,Po..

2. Berikan nilai logika’0’ pada sinyal masukan PL.

Hasil dari tahapan di atas, nilai logika yang diberikan pada P2,P1,P0
akan dimasukan ke Q2,Q1,Q0 secara asinkron (asyncronous presetting)

Proses masuknya data dari P2,P1,P0 ke Q2,Q1,Q0 Terjadi tanpa dipengaruhi

oleh ondisi nilai masukan J dan K serta masukan clock, karena ketika nilai
logika masukan PL=’0’ akan menyebabkan FF mengaktifkan salah satu
masukan asinkronnya. Oleh karena itu, nilai logika keluaran Qn=’1’
dihasilkan melalui aktifnya sinyal masukan sinkron PRE pada saat nilai
masukan pn=’1’, atau nilai logika keluaran Qn = ‘0’ dihasilkan melalui
aktfinya sinyal masukan asinkron CLR pada saat nilai logika pn = ‘0’.

Sinyal masukan clock tidak akan memengaruhi keluaran Q1Q2Q3 selama

sinyal masukan PL berlogika ‘0’. Saat sinyal masukan PL kembali
berlogika ‘1’ maka FF akan merespon kembali sinyal clock aktif dan
rangkaian akan kembali bekerja sebagai pencacah sinkron maju dimulai
dengan kondisi data yang telah dimasukkan ketika PL berlogika ‘0’.

Sebagai contoh, kita akan memberikan logika P2P1P0 dengan data ‘101’.
Saat PL berlogika ‘1’ masukan tersebut tidak akan mempengaruhi
rangkaian. Jika sinya PL kita berikan nilai logika ‘0’ maka sinyal tersebut
akan mengaktifkan sinyal masukan CLR pada FF kedua dan
kmengaktifkan sinyal masuka PRE pada FF pertama dan ketiga sehingga
nilai logika Q2Q1Q0 menjadi ‘101’. Setelah sinyal PL kembali berlogika
‘1’ maka rangkain akan kembali mencacah dimulai dari logika
‘101’,’110’,’111’,’000’, dan seterusnya.
Selain secara asinkron, proses prestable juga dapat dilakukan secara
sinkron (synchronous presetting) , yaitu preset terjadi saat transisi clock
yang sama dengan transisi clock untuk mencacah. Beberapa IC TTL
pencacah yang dapat melakukan prestable, di antaranya: Asynchronous
presetting : 74LS190, 74LS191, dan 74LS193, dan synchronous presetting
: 74LS160, 74LS161,74LS162 dan 74LS163.
4.2.3 SHIFT REGISTER COUNTER

Pencacah Cincin atau Ring Counter merupakan rangkaian shift register

counter yang paling sederhana. Ring Counter disusun dari sejumlah FF, dan
keluaran FF terakhir diumpanbalikkan sebagai masukan pada FF pertama. Pada
shit register counter ini hanya ada sebuah keluaran yang berlogika ‘1’ pada salah
satu FF-nya. Logika ini akan bergeser mengelilingi register sepanjang detak clock
berjalan, sehingga counter ini dinamakan ring counter. Gambar 4.17 adalah
contoh rangkaian pencacah cincin yang disusun dari 4 buah FF D.

Pada kondisi awal, FF pertama diatur pada keadaan keluaran ‘1’ dan yang lainnya
pada keadaan keluaran ‘0’. Hal ini dapat dilakukan dengan menambahkan sinyal
LD untuk mengaktifkan sinyal masukan asinkron PRE pada FF pertama dan
sinyal masukan asinkron CLR pada FF yang lainnya. Sinyal LD akan aktif jika
diberikan logika ‘1’, keadaan ini akan menyebabkan kondisi Q3Q2Q1Q0 berlogika
‘0001’. Setelah sinyal LD kembali berlogika ‘0’ maka masing-masing FF kan
kembali bekerja sebagai shift register.

Pada clock pertama berikutnya logika ‘1’ akan bergeser dari Q0 ke Q1. Clock
selanjutnya akan menyebabkan logika ‘1’ bergeser dari Q1 ke Q2. Dan seterusnya
hingga logika ‘1’ kembali ke Q0 da akan bergeser kembali pada saat clock tiba.
Secara lengkap, kita dapat melihat urutan kondisi keluaran Q3Q2Q1Q0 pada tabel

4.4.

Ring counter yang tersusun dari 4 buah FF akan memiliki 4 kondisi

cacahan, yaitu ‘0001’, ‘0010’, ‘0100’ dan ‘1000’ sehingga ring counter
tersebut dinamakan pencacah cincin (ring counter) MOD 4. Hal ini jelas
berbeda dengan pencacah biner yang akan memiliki 16 cacahan jika
pecacah tersebut tersusun dari 4 buah FF. Dengan demikian pada
pencacah cincin yang memiliki sejumlah n FF berfungsi sebagai ring
counter MOD n. Gambar 4.18 memperlihatkan diagram waktu dan
diagram state pencacah cincin 4 bit.
4.2.3.1 Pencacah Johnson

Pencacah johnson hampir sama dengan pencacah cincin, hanya saja

keluaran Q PADA FF terakhir diumpanbalikkan menjadi masukan pada
masukan D pada FF pertama. Rangkaian pencacah johnson
diperlihatkan pada Gambar 4.19.

Pada kondisi awal, keluaran pencacah Q3Q2Q1Q0 bernilai ‘0000’ dan

masukan D pada FF pertama sudah siap dengan nilai logika ‘1’ dari nilai
logika keluaran Q3. Pada clock pertama berikutnya keluaran Q0 akan
berlogika ‘1’ dan keluaran pada FF lainnya masih berlogika ‘0’, sehingga
kondisi keluaran Q3Q2Q1Q0 adalah ‘0001’. Pada clock kedua keluaran
pada Q1 dan Q0 berlogika ‘1’, sehingga kondisi keluaran Q3Q2Q1Q0 pada
clock kedua adalah ‘0011’. Dan seterusnya. Secara lengkap kita dapat
melihat ilustrasi kondisi keluaran Q3Q2Q1Q0 pada tabel 4.5
Gambar 4.20 memperlihatkan diagram waktu dan diagram state
pencacah johnson 4 bit.
4.3 HASILPERCOBAAN PRAKTIKUM

4.3.1 Langkah Kerja Pertama

l. Buatlah proyek percobaan pertama.

2. Susunlah rangkaian pencacah asynchronous mod 10 dari Flip-Flop JK dengan

sinyal clock 1 Hz seperti pada gambar di bawah ini.

3. Lakukanlah simulasi pada rangkaian di atas dengan data masukan CP: clock

periode 50ns dan duty cycle 50%.

4. Kemudian lengkapilah diagram waktu di bawah ini sesuai hasil simulasi.

5. Selaniutnya, lengkapi rangkaian di atas dengan menambahkan blok IC 7447

(Decoder). Hubungkan keluaran QA, QB, QC dan QD pada empat masukan blok
IC 7447 yaitu A, B, C, dan D.

6. Kemudian, tentukan pin planner masukan dan keluaran rangkalan di atas dan
lakukanlah kompilasi. Gunakanlah Pin planner seperti label berikut ini:
 Tabel pin Planner Percobaan I
Pin Sinyal Deskripsi
CLK (CP) LPM_COUNTER 1Hz
qA HEXO[0] Seven Segment Digit 0 [0]
qB HEXO[1] Seven Segment Digit 0 [1]
qC HEXO[2] Seven Segment Digit 0 [2]
qD HEXO[3] Seven Segment Digit 0 [3]
qE HEXO[4] Seven Segment Digit 0 [4]
qF HEXO[5] Seven Segment Digit 0 [5]
qG HEXO[6] Seven Segment Digit 0 [6]
QA LED Red [0] OUTPUT
QB LED Red [1] OUTPUT
QC LED Red [2] OUTPUT
QD LED Red [3] OUTPUT

7. Setelah proses kompilasi selesai, selanjutnya unggahkan hasil kompilasi

tersebut ke perangkat Altera DE1 dan lakukan pengujian dan tuliskan kondisi
semua keluaran pada tabel pengujian tersebut pada Saat terjadi perubahan clock.

Tabel Pengujian I
CP QD QC QB QA 7- 1
Seg 0
ment 1
0 0
1 1
0 0
1 1
0 0
1 1
0 0
1 1
0 0
1 1
0 0
1 1
0
1
0
1
0
1
0
1
CP QD QC QB QA 7-
Seg
ment
0
1
0
1
0
4.3.2 Langkah Kerja Kedua

1.Buatlah proyek percobaan kedua.

2.Susunlah rangkaian Asynchronous Mod 16 dengan blok IC 74LS93 seperti pada

di

bawah ini. (Lengkapi rangkain tersebut agar keluaran dapat ditampilkan 7

segment)
3.Selanjutnya,lengkapi rangkain di atas dengan menambahkan blok IC 7447
(Decoder).Hubungkan keluaran QA. QB, QC dan QD pada empat masukan IC
7447 yaitu A, B, C. dan D.

4. Kemudian, tentukan pin planner masukan dan keluarkan rangkaian di atas dan
lakukanlah kompilasi. Gunakanlah Pin planner seperti tabel di bawah ini:

Tabel pin Planner Percobaan II

Pin Sinyal Deskripsi
CLK (CP) LPM_COUNTER 1Hz
qA HEXO[0] Seven Segment Digit 0 [0]
qB HEXO[1] Seven Segment Digit 0 [1]
qC HEXO[2] Seven Segment Digit 0 [2]
qD HEXO[3] Seven Segment Digit 0 [3]
qE HEXO[4] Seven Segment Digit 0 [4]
qF HEXO[5] Seven Segment Digit 0 [5]
qG HEXO[6] Seven Segment Digit 0 [6]
QA LED Red [0] OUTPUT
QB LED Red [1] OUTPUT
QC LED Red [2] OUTPUT
QD LED Red [3] OUTPUT

5.Setelah proses kompilasi selesai, selaniumya unggahkan hasil kompilasl

tersebur ke perangkat Alter. DE1 dan lakukan penguiian dan tuliskan kondisi
semua keluaran pada tabel penguiian tersebut pada saat terladi perubahan clock.

Tabel Pengujian II
CP QD QC QB QA 7- 1
Segment 0
0 1
1 0
0 1
1 0
0 1
1 0
0 1
1 0
0 1
1 0
0 1
1
0
1
0
1
0
1
0
1
CP QD QC QB QA 7-
Segment
0
1
0
1
0
1
0
4.3.3 Langkah Kerja Ketiga

1. Buatlah proyck percobaan ketiga.

2. Susunlah terlebih dahulu rangkaian pencacah asynchronous mod 12 dengan

blok
IC 74LS93 dan lengkapi dengan blok IC 7447 agar keluaran dapat ditampilkan
pada 7-segment.

3. Kemudian, tentukan pin planner masukan dan keluaran rangkaian di atas dan
lakukanlah kompllasi. Gunakanlah Pin planner Seperti tabel di bawah ini:

Tabel pin Planner Percobaan III

Pin Sinyal Deskripsi
CLK (CP) LPM_COUNTER 1Hz
qA HEXO[0] Seven Segment Digit 0 [0]
qB HEXO[1] Seven Segment Digit 0 [1]
 qC HEXO[2] Seven Segment Digit 0 [2]
qD HEXO[3] Seven Segment Digit 0 [3]
qE HEXO[4] Seven Segment Digit 0 [4]
qF HEXO[5] Seven Segment Digit 0 [5]
qG HEXO[6] Seven Segment Digit 0 [6]
QA LED Red [0] OUTPUT
QB LED Red [1] OUTPUT
QC LED Red [2] OUTPUT
QD LED Red [3] OUTPUT

4. Setelah proses kompilasi selesai,selanjutnya unggahkan hasil kompilasi tersebut

ke perangkat Altera DE1 dan lakukan pengujian dan tuliskan kondisi semua
keluaran pada tabel pengujian tersebut pada saat terjadi perubahan clock.

Tabel Pengujian III

C Q Q Q Q 7- 1
P D C B A Segme 0
nt 1
0 0
1 1
0 0
1 1
0 0
1 1
0 0
1 1
0 0
1 1
0 0
1 1
0
1
0
1
0
1
0
1
C Q Q Q Q 7-
P D C B A Segme
nt
0
1
0
1
0
4.3.4 Langkah Kerja Keempat

1.Buatlah proyek percobaan keempat.

2.Susunlah terlebih dahulu rangkaian presetable counter menggunakan IC 74193

seperti pada gambar dibawah ini.Selanjutnya, lengkapi dengan blok IC 7447
agar
keluaran dapat ditampilkan pada 7-segment.

3.Kemudian,tentukan pin planner masukan dan keluaran rangkaian di atas dan

lakukan kompilasi. Gunakanlah Pin Planner seperti tabel di bawah ini:

Tabel pin Planner Percobaan IV

Pin Sinyal Deskripsi
CLK (CP) LPM_COUNTER 1Hz
 qA HEXO[0] Seven Segment Digit 0 [0]
qB HEXO[1] Seven Segment Digit 0 [1]
qC HEXO[2] Seven Segment Digit 0 [2]
qD HEXO[3] Seven Segment Digit 0 [3]
qE HEXO[4] Seven Segment Digit 0 [4]
qF HEXO[5] Seven Segment Digit 0 [5]
qG HEXO[6] Seven Segment Digit 0 [6]
QA LED Red [0] OUTPUT
QB LED Red [1] OUTPUT
QC LED Red [2] OUTPUT
QD LED Red [3] OUTPUT

4. Setelah proses kompilasi selesai,selanjutnya unggahkan hasil kompilasi tersebut

ke perangkat Altera DE1 dan lakukan pengujian dan tuliskan kondisi semua
keluaran pada tabel pengujian tersebut pada saat terjadi perubahan clock.

5.Selanjutnya,tentukan pin planner masukan dan keluaran rangkaian yang telah

dirancang

6.Setelah proses kompilasi selesai,selanjutnya unggahkan hasil kompilasi tersebut

ke
perangkat Altera DE1 dan lakukan pengujian dan tuliskan kondisi semua
keluaran
pada tabel pengujian tersebut pada saat terjadi perubahan clock.

Tabel Pengujian IV
CP QD QC QB QA 7- 1
Segment 0
0 1
1 0
0 1
1 0
0 1
1 0
0 1
1 0
0 1
1 0
0 1
1
0
1
0
1
0
1
0
1
CP QD QC QB QA 7-
Segment
0
1
0
1
0
1
0
7.Lakukan modifikasi pada rangkaian di atas agar presetable counter tersebut
dapat mencacah dari 3 sampai dengan 7 secara berulang dan dapat ditampilkan
pada seven segment.

4.4 PEMBAHASAN & ANALISIS

4.5 KESIMPULAN