Frequency divider atau pembagi fekuensi dapat dibuat dengan memanfaatkan kondisi togle pada suatu flip-flop digital.

Togle flip-flop dapat dibuat dengan Data flip-flop (D-FF) maupun JK flip-flop (JK-FF). Satu unit togle flip-flop pada dasarnya akan meberikan output dengan frekuensi setengah frekuensi input atau dengan kata lain 1 unit togle flip-flop adalah pembagi 2 frekuensi input. Konsep dasar pembagi frekuensi menggunakan counter digital diawali dari kondisi togle pada suatu flip-flop tersebut. Diagram blok pembagi 2 frekuensi dari togle filp flop dapat diuraikan sebagai berikut.

Pembagi 2 Frekuensi (Togle Flip-Flop) Dapat dilihat dari gambar diagram blok dan timing diagram dari sebuah pembagi 2 frekuensi yang memanfaatkan kondisi togle dari sebuah D-FF. Data Flip-Flop (D-FF) diatas diset sebagai Togle Flip-Flop (T-FF) dengan cara mengembalikan output Q ke input D dari D-FF tersebut. Dengan konfigurasi tersebut D-FF menjadi T-FF sehingga membentuk pembagi 2 frekuensi input. Kondisi diatas akan membuat output Q akan berubah setiap 2 kali pulsa clock diberikan, kondisi seperti ini disebut juga sebagai riple counter. Pembagi Frekuensi (Frequency divider) Dengan Asynchronous BCD Counter Counter seperti telah dijelaskan pada bab sebelumnya, akan menghitung jumlah data yang diberikan. Konsep dasar asynchronous counter digital inilah yang digunakan sebagai pembagi frekuensi dengan istilah atau pemahamam yang digeser dilihat dari sudut pandang frekuensinya yaitu, frekuensi output sebuah counter akan bernilai setengah dari frekuensi inputnya. Dengan statemen tersebut suatu counter BCD 4 bit dapat digunakan sebagai pembagi frekuensi hingga 1/16 karena setiap tahap dari sebuah counter akan memberikan output yang frekuensinya 0.5 dari frekuensi input. Atau dengan n bit BCD counter akan memberikan nilai pembagian frekuensi output 2n, sehingga untuk counter 4 bit maka pembagian frekuensi maksimumnya adalah 24 = 16.

Berikut adalah pembagi frekuensi yang di bangun dengan counter 4 bit.

Dari gambar rangkaian dan timing diagram diatas terlihat bahwa setiap JK-FF akan memberikan pulsa output dengan frekuensi 0.5 dari frekuensi inputnya sehingga pada output terakhir QD memiliki frekuensi 1/16 frekuensi clock rangkaian pembagi frekuensi.