LAPORAN TUGAS BESAR SISTEM DIGITAL

Electric Train Controller

Disusun Oleh :

Silmi Syahrani Zaenudin (140910180005)

Alya Febryvian (140910180015)
Sabil Fadli Hikmaturrahman (140910180025)
Freddy Millenia Y. (140910180035)
Nick Sanders (140910180048)

DEPARTEMEN TEKNIK ELEKTRO PROGRAM STUDI

TEKNIK ELEKTRO
FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN
ALAM
UNIVERSITAS PADJADJARAN 2019
 Electric Train Controller Based on VHDL

I. Tujuan
Pembuatan program Electric Train Controller ini bertujuan untuk mengatur
kereta dan jalur kereta sedemikian rupa agar teratur dan tidak terjadi derailing
ataupun collision pada sebuah jalur yang sudah disediakan secara otomatis dengan
cara memanfaatkan state yang lalu rancang dan simulasikan di VHDL.

II. Problem dan Desain

1. Desain

2. Problem
Pada Electric Train Controller ini terdapat 4 sensor yang merupakan input
rangkaian dan berfungsi untuk mendeteksi kereta dimana saat kereta berada diatas
sensor maka sensor akan bernilai 1 dan jika tidak bernilai 0. Lalu terdapat output :
 Switch yang berfungsi untuk memindahkan jalur yang dilalui kereta yaitu
disaat bernilai 1 maka switch akan berposisi menghubungkan bawah dengan
atas, dan saat bernilai 0 maka switch akan menghubungkan datar dengan
datar.
 Track disini mengontrol pergerakan kereta stop, forward, & reverse dan
men-supply daya ke kereta, jika bernilai 0 maka track tertentu akan
terhubung ke powersupply A dan jika bernilai 1 maka track tertentu akan
terhubung ke powersupply B.
  Direction disini mempunyai nilai 2 bit dan berfungsi untuk menentukan
arah jalan nya kereta. Jika bernilai 10 maka kereta akan bergerak di track
searah dengan jarum jam, lalu jika bernilai 01 kereta akan bergerak
berlawanan dengan jarum jam , dan jika bernilai 00 maka kereta akan
berhenti.

3. Blok Diagram State, ASM

 State Diagram

Keterangan :
 ABout: saat kereta A dan kereta B berada diluar jalur T2
 Ain: saat kereta A berada di jalur T2
 Astop: saat kereta A berhenti di S4
 Bin: saat kereta B berada di jalur T2
 Bstop: saat kereta B berhenti di S2

S4=0
S2=0
ABout
T3, DA1,
DB0 S4=d
S2=d S3=1
S1=1
S4=0
S2=0
S4=1 S3=0
S1=0
S2=d S4=0
S2=1 Bin
Ain T2, T3,
T3, DA1, DA1, DB0,
DB0 Sw1, Sw2

S1=1
S3=1

S4=1
S2=1
S3=0
S1=0

Astop
Bstop T2, T3,
T3, DA1 DB0, Sw1,
Sw2
S3=0
S1=0
 Algorithmic State Machine (ASM)

AB
out

T3, DA1,
DB0

Ain

T3, DA1,
1d 00 Bin
DB0 S4,S2
T2, T3, DA1,
01 DB0, Sw1, Sw2

d1 00
S2,S1 00 d1
S4,S3
10 4
10

Bstop Astop

T3, DA1, T2, T3, DA1,

DB0, Sw1, Sw2

0 1
S1 1 0 0
S3
4. Daftar Peralatan yang Digunakan
 Computer
 Software ISE DESIGN SUITE 14.4

III. Prosedur, Observasi, dan Data

1. Langkah Desain
1) Langkah awalnya adalah kita membuat desain train controller
2) Menentukan state dan membuat Diagram State dan ASM chart
3) Membuat VHDL Module pada aplikasi Xlilinx.
4) Membuat VHDL Testbench.
5) Setelah Testbench dibuat, maka disimulasikan.
6) Terakhir adalah mensistesis program yang telah dibuat.

2. Tabel Kebenaran
Present Sensors Next Output
State S1 S2 S3 S4 State Sw1 Sw2 T1 T2 T3 DA DB
0 0 ABout 0 0 0 0 1 10 01
ABout 1 0 Bin 1 1 0 1 1 10 01
X 1 Ain 0 0 0 0 1 10 01
1 X ABout 0 0 0 0 1 10 01
Ain 0 0 Ain 0 0 0 0 1 10 01
0 1 Bstop 0 0 0 0 1 10 00
0 Astop 1 1 0 1 1 00 01
Astop
1 Ain 0 0 0 0 1 10 01
1 X ABout 0 0 0 0 1 10 01
Bin 0 0 Bin 1 1 0 1 1 10 01
0 1 Astop 1 1 0 1 1 00 01
0 Bstop 0 0 0 0 1 10 00
Bstop
1 Bin 1 1 0 1 1 10 01
IV. Hasil
1. Disain VHDL Code Module dan Testbench
a. VHDL Module
b. VHDL Testbench
2. Hasil Simulasi Eksperiment
a. Hasil Testbench
b. RTL Schematic

c. Technology Schematic
3. Identifikasi Sistem
Pada sistem ini kami menggunakan Library IEEE dengan 3 jenis dimana
ketiga jenis library ini berfungsi untuk mendeklarasikan kode-kode yang akan
digunakan pada Architecture yang dipakai untuk membuat program ini. Entity yang
digunakan pada program ini diberi nama “Tcontrol” dengan memiliki 6 port (reset,
clock, sensor1, sensor 2, sensor3, sensor4) yang memiliki mode “in” serta 7 port
(switch1, switch2, track1, track2, track3, dirA, dan dirB) yang memiliki mode “out”
atau sebagai outputnya
4. Analisa Teori
Pada tugas besar kali ini, kami membuat sebuah sistem yang berfungsi untuk
mengontrol pergerakan kereta dan perpindahan jalur agar pergerakan dari kereta itu
sendiri dapat teratur dan tidak terjadi kecelakaan. Pengontrolan jalur kereta tersebut
menggunakan sistem digital sekuensial. Pada sistem ini terdapat 5 state yaitu
ABout, Ain, Bin, Astop, dan Bstop. Penjelasan dari tiap state adalah sebagai
berikut:
 ABout: saat kereta A dan kereta B berada diluar jalur T2
 Ain: saat kereta A berada di jalur T2
 Astop: saat kereta A berhenti di S4
 Bin: saat kereta B berada di jalur T2
 Bstop: saat kereta B berhenti di S2
Perubahan state tersebut dapat dilihat pada bagian State Diagram. Dari state-
state tersebut dapat dibuat tabel state yang berisi present state, trigger untuk
mengubah state nya yaitu sensor, next state (state selanjutnya), dan output yang
berupa berubahnya keadaan sistem kontrol kereta. Dengan tabel kebenaran yang
didapat dari state tersebut, dibuatlah State Diagram yang menunjukan perpindahan
antar State saat keadaan tertentu. Lalu dari Diagram State, dibuatlah, Algorithmic
State Machine (ASM) yang berupa chart untuk menunjukan alur kerja dari sistem
atau program tersebut.
Lalu langkah selanjutnya, kami membuat program tersebut ,menggunakan
VHDL. Dimana di dalam VHDL Module terdapat penjelasan yang berupa port
input/output program, behavior program tersebut yang berupa pengaturan state
tertentu yang terjadi disaat input di sensor tertentu, lalu pengaturan output program
saat state tertentu setelah di proses. Setelah dibuatnya VHDL Module maka
program tersebut di sintesis, dan di simulasikan di testbench VHDL dan hasil output
yang didapat sesuai dengan tabel kebenaran.

V. Kesimpulan
Setelah dibuatnya program tugas besar sistem digital kali ini yang berjudul
Electric Train Controller, kami dapat memahami cara dan proses pembuatan
program tersebut menggunakan VHDL yang dimana dapat mengontrol kereta dan
jalurnya agar teratur dan tidak terjadi derail & collision dengan memanfaatkan
perubahan antar state yang telah ditentukan di State Diagram.