2 FLIP-FLOP

TUJUAN :
Setelah mempelajari bab ini mahasiswa diharapkan mampu :

¾Menjelaskan rangkaian dasar SR-FF dan SR-FF dengan gate

¾Membandingkan operasi dari rangkaian D Latch dan D-FF
menggunakan timing diagram
¾Menguraikan perbedaan antara pulse-triggered dan
edge-triggered flip-flop
¾Menjelaskan operasi rangkaian Master Slave JK-FF
¾Membuat Toggle FF dan D-FF dari JK-FF dan SR-FF
¾Menjelaskan operasi sinkron dan asinkron dari JK-FF dan D-FF
menggunakan timing diagram
¾Menganalisa dan mendisain rangkaian dengan Flip-flop
ed2 1
SR-FLIP-FLOP
ƒmerupakan singkatan dari Set & Reset Flip-flop
ƒDibentuk dari dua buah NAND gate atau NOR gate
ƒOperasinya disebut transparent latch, karena bagian outputnya
akan merespon input dengan cara mengunci nilai input yang diberikan (latch)
atau mengingat input tersebut.

PRESENT PRESENT NEXT

Set
Q’ INPUT OUTPUT OUTPUT COMMENT
S R Q Qn
0 0 0 0 Hold
0 0 1 1 Condition
0 1 0 0 Flip-Flop
Input Output 0 1 1 0 Set
1 0 0 1 Flip-Flop
1 0 1 1 Reset
Q 1 1 0 *
Not Used
Reset 1 1 1 *

Cross-NOR SR Flip-Flop
ed2 2
 S Q

R Q’

Cross-NAND SR Flip-Flop
PRESENT PRESENT NEXT
INPUT OUTPUT OUTPUT COMMENT
S R Q Qn
0 0 0 0 Hold
Persamaan Next State SR-FF
0 0 1 1 Condition
0
0
1
1
0
1
0
0
Flip-Flop
Set
Reset
Q(t + ∆ ) = S (t ) + R (t )Q(t )
1 0 0 1 Flip-Flop
1 0 1 1 Reset
Set
1 1 0 *
Not Used
1 1 1 *

State Table dari SR-FF

ed2 3
PRESENT NEXT
NILAI EKSITASI
OUTPUT OUTPUT
Q (t) Q (t+∆) S (t) R (t)
0 0 0 d
0 1 1 0
1 0 0 1
1 1 d 0

Tabel Eksitasi dari SR-FF

S Q

R Q’

Simbol dari SR-FF

ed2 4
 Timing Diagram sebuah SR-FF
Diketahui :
timing diagram dari input S dan R pada sebuah SR-FF adalah
seperti di bawah. Gambarkan timing diagram outputnya.

R
Q

output H R H H R
e H H
S o e o S o o S o
e l s l e l s
e l e l
t d e d t d d t d
t t

ed2 5
Gated SR-FF

™Rangkaian SR-FF yang diberi input tambahan : Gate

™Gate berfungsi mengontrol output dari SR-FF
™Gate/Clock merupakan rangkaian sinyal kontinyu
™Merupakan SR-FF sinkron (karena nilai output berubah sesuai dengan peng-aktifan
input gate-nya).

S Q’

Gate
enable
Q
R

Gated SR-FF
ed2 6
 G S R Q Q' COMMENT
0 0 0 Q Q' Hold
0 0 1 Q Q' Hold
0 1 0 Q Q' Hold Gate disable
0 1 1 Q Q' Hold
1 0 0 Q Q' Hold
1 0 1 0 1 Reset
1 1 0 1 0 Set Gate enable
1 1 1 0 0 Unused

Tabel Fungsi dari Gated SR-FF

Timing Diagram Gated SR-FF

R
Q

ed2 7
Sinyal Clock
Positive-edge Negative-edge
Transition (PET) Transition (NET)
Clock 1

Clock 2

Positive-edge transition : saat clock berpindah dari 0 ke 1

Negative-edge transition : saat clock berpindah dari 1 ke 0

Flip-Flop ber clock

Q Q

CLK Q’ CLK Q’

Positive-edge Negative-edge
trigger ed2 trigger 8
Clocked SR-FF

S
S Q
S R CLK OUT
0 0 Hold R
CLK 0 1 0
1 0 1
Q’ CLK
R 1 1 unused

Q
Positive-edge triggered SR-FF

S Q S R CLK OUT S
0 0 Hold
0 1 0 R
CLK 1 0 1
1 1 unused
Q’
R CLK
Negative-edge triggered SR-FF
Q
ed2 9
JK-FLIP-FLOP

RANGKAIAN DASAR JK-FF

J
Q J
Q’ S Q

atau
Q’ Q Q’
R
K K

J Q
Simbol dari JK-FF

K Q’

ed2 10
 Tabel State dari JK-FF
PRESENT NEXT
PRESENT INPUT
OUTPUT OUTPUT
Comment
J (t) K (t) Q (t) Q (t+∆)
0 0 0 0
Hold
0 0 1 1
0 1 0 0
Set
0 1 1 0
1 0 0 1
Reset
1 0 1 1
1 1 0 1
Toggle
1 1 1 0

DIketahui Æ Persamaan Next State SR-FF

Tabel Eksitasi dari JK-FF
Q(t + ∆) = S (t ) + R(t )Q(t )
PRESENT NEXT
NILAI EKSITASI
OUTPUT OUTPUT
Q (t) Q (t+∆) J (t) K (t) Jika : S (t ) = J (t )Q(t ) dan R(t ) = K (t )Q(t )
0 0 0 d maka
0 1 1 d
1 0 d 1
Persamaan Next State JK-FF

Q(t + ∆ ) = J (t )Q(t ) + K (t )Q(t )

1 1 d 0

ed2 11
 MASTER-SLAVE JK-FF

Master Slave
J
1 Q 3 Q
S S Q
CLK
2 R Q’ 4 R Q’ Q’
K

Rangkaian Ekivalen MS JK-FF

If CLK=1, gate 1 & 2 enable Master ON input enable, output disable

gate 3 & 4 disable Slave OFF

If CLK=0, gate 1 & 2 disable Master OFF input disable, output enable
gate 3 & 4 enable Slave ON

ed2 12
 Timing diagram Clock

J Q CLK
CLK
K Q’
Gate 1 & 2 enable; Cycle repeats
master loaded
Gate 1 & 2 disable;
Gate 3 & 4 enable;
slave loaded from master
Simbol dari MS JK-FF
Positive-pulse triggered JK-FF
Timing diagram

CLK

Q
set reset toggle
ed2 13
 Edge-triggered JK-FF

J Q J Q
CLK CLK CLK CLK
K Q’ K Q’

(a) (b)
Simbol dari :
a) Positive-edge triggered JK-FF
b) Negative-edge triggered JK-FF

CLK CLK

Positive-edge Negative-edge
(LOW to HIGH) (HIGH to LOW)
= LOW to HIGH = HIGH to LOW

ed2 14
JK-FF dengan input-input ASINKRON

S’D CL’1 1 16 K1
2
S’D1 2 15 Q1
4
J SD Q 15
R’D1 3 14 Q’1
1 J1 4 13 GND
CLK CLK VCC 5 12 K2
16 74LS76
K Q’ 14 CL’2 6 11 Q2
RD S’D1 7 10 Q’
2
R’D2 8 9 J
3 2
R’D
Konfigurasi pin
Dual JK-FF
INPUT OUTPUT
OPERATING MODE
S'D R'D CLK' J K Q
Asynchronous Set L H X X X H
Asynchronous Reset H L X X X L
Synchronous Hold H H l l q
Synchronous Set H H h l H
Synchronous Reset H H l h L
Synchronous Toggle H H h h q'
ed2 15
Timing diagram dari 74LS76 negative-edge triggered JK-FF

CLK’ 0 1 2 3

S’D
R’D

AS SR SS AR SH AS SH

ed2 16
 D-FLIP-FLOP
D-FF * = Data / delay Flip-flop

D-Latch (7475)

2
D Q
16 EN D Q Comment
0 X Q Hold
1 0 0 Data '0'
13
EN Q’ 1
1 1 1 Data '1'

ed2 17
Q’0 1 16 Q0
D0 2 15 Q EN
1
D1 3 14 Q’1
E2-3 4 13 E0-1 D
VCC 5 12 GND
D2 6 7475 11 Q’2
Q
D3 7 10 Q2
Q’3 8 9
Transparent Transparent
Q3
Q=D Latch Q=D Latch
Konfigurasi pin dari
Quad bistable D latch 7475
Timing Diagram dari
D latch 7475

ed2 18
 D-FF dengan INPUT ASINKRON
Input Output
PR Operating Mode S'D R'D CLK D Q
4
Asinkron Set L H X X H
2
D SD Q 5 Asinkron Reset H L X X L
Not used L L X X H
3
Sinkron Set H H h H
CLK Sinkron Reset H H l L
Q’ 6
RD
1 CLR CLR1 1 14 VCC
D1 2 13 CLR2
D-FF (7474) CLK1 3 12 D2
PR1 4 74LS74 11 CLK2

D,CLK = input sinkron (data,clock) Q1 5 10 PR2

Q1 6 9 Q2
R’D, S’D = input asinkron (set,reset) GND 7 8 Q2

Konfigurasi pin
Dual positive-edge triggered D-FF
ed2 19
 Tabel Eksitasi dari D-FF

PRESENT NEXT NILAI

Timing Diagram OUTPUT OUTPUT EKSITASI
Q(t) Q(t+∆) D(t)
0 0 0
0 1 1
CLK 1 0 0
1 1 1
S’D

R’D

Persamaan Next State D-FF

D

Q
AR AR
Q(t + ∆) = D(t )
AS SR SS SS

ed2 20
D-FF dari SR-FF D-FF dari JK-FF
D 1
S Q
D
J SD Q
CLK CLK

R Q’ CLK
CLK
K Q’
RD

1
Timing diagram dari D-FF

CLK

ed2 21
 T-FLIP-FLOP
T-FF * = Toggle Flip-flop

T-FF dari SR-FF T-FF dari JK-FF

1 1
S Q
J SD Q
T CLK
R Q’ CLK CLK
K Q’
RD

1
T Q Comment
0 Q' Toggle
1 Q Hold

ed2 22
 Tabel Eksitasi dari T-FF
PRESENT NEXT NILAI
OUTPUT OUTPUT EKSITASI
Q(t) Q(t+∆) T(t)
0 0 1
0 1 0
1 0 0
1 1 1

Persamaan Next State T-FF Q(t + ∆) = Q(t )

Timing Diagram dari T-FF :

Q
h t h t h t
o o o o o o
l g l g l g
d g d g d g
l l l
e e e
ed2 23
Analisa rangkaian
Prosedur meng-analisa rangkaian dengan Flip-flop
a. Tentukan persamaan logika kombinasional untuk input-input
Flip-flopnya :
input S dan R untuk SR-FF, input J dan K untuk JK-FF,
input D untuk D-FF dan input T untuk T-FF

b. Untuk SR-FF ÆTentukan apakah S.R = 0

Catatan : Jika S.R ≠ 0, prosedur harus dihentikan.

c. Cari persamaan Next State dari Flip-flop yang dicari :

SR-FF Æ Q(t + ∆) = S (t ) + R(t )Q(t )
JK-FF Æ Q(t + ∆ ) = J (t )Q(t ) + K (t )Q(t )
D-FF Æ Q(t + ∆) = D(t )
T-FF Æ Q(t + ∆) = Q(t )
d. Buat Tabel PS/NS – nya
e. Buat State Diagram-nya (jika perlu)

ed2 24
Contoh :
Carilah Tabel PS/NS dan State Diagram untuk rangkaian berikut ini :

X A A
J Q D Q S Q
Z X
X Y Z

A K Q Q R Q
C C
C

Clock

Jawab :
Persamaan next state :
JK-FF D-FF
J (t ) = X (t ) Z (t ) Y (t + ∆) = D(t ) = A(t ) X (t )
K (t ) = A(t )
X (t + ∆ ) = J (t ) X (t ) + K (t ) X (t )
= X (t ) Z (t ) X (t ) + A(t ) X (t ) = A(t ) X (t )
ed2 25
SR-FF Tabel PS/NS
S (t ) = A(t ) R(t ) = A(t ) A(t) X(t) Y(t) Z(t) X(t+∆) Y(t+∆) Z(t+∆)
0 0 0 0 0 0 0
S (t ).R (t ) = A(t ). A(t ) = 0 0 0 0 1 0 0 0
0 0 1 0 0 0 0
Z (t + ∆ ) = S (t ) + R (t ) Z (t ) 0 0 1 1 0 0 0
0 1 0 0 1 0 0
= A(t ) + A(t ) Z (t ) 0 1 0 1 1 0 0
0 1 1 0 1 0 0
= A(t )[1 + Z (t )] = A(t ) 0 1 1 1 1 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 0 0 1
State Diagram 1 0 1 1 0 0 1
0 1 1 0 0 0 1 1
1 1 0 1 0 1 1
01 1 1 1 0 0 1 1
0
1 1 1 1 0 1 1
000 1 001 1 010

1 0 1
111 1 011
1 1
0
110 101 100
0
0
0
ed2 26
Disain/Sintesa rangkaian

Prosedur mendisain rangkaian dengan Flip-flop

1. Dengan menggunakan persamaan next state atau State Diagram yang

diketahui, buatlah tabel present state/next state untuk rangkaian
yang akan dibangun.
2. Tambahkan kolom pasangan eksitasi dari masing-masing Flip-flop
yang akan digunakan.
3. Dengan menggunakan K-Map, carilah persamaan logika dari
nilai eksitasi yang didapat
4. Buat rangkaian sesuai dengan persamaan yang didapat.

ed2 27
Contoh :
Diketahui sebuah State Diagram dari rangkaian sekuensial
dengan D-FF seperti dibawah ini. Gambarkan bentuk rangkaiannya.

0
0 001 010 1 Jawab :
0
1
Tabel PS/NS
1
000 011 A X Y Z Xn Yn Zn
1 0 0 0 0 0 0 1
0 0 0 0 0 1 0 1 0
0 1 0 0 1 0 0 0 0
111 100 0 0 1 1 1 0 1
1 0 1 0 0 0 1 1
1 110 1
101 0 1 0 1 1 0 1
0 1 1 0 1 1 0
0 1 1 1 1 1 0
0 0 1 0 0 0 0 1 0
1 0 0 1 1 0 0
1 0 1 0 0 1 1
1 0 1 1 1 1 0
1 1 0 0 1 0 1
1 1 0 1 1 0 0
1 1 1 0 1 1 1
1 1 1 1 0 1 1

ed2 28
Tabel PS/NS dan Nilai Eksitasi dari D-FF
PI PO NO Eksitasi
A X Y Z Xn Yn Zn Dx Dy Dz
YZ
0 0 0 0 0 0 1 0 0 1 AX 00 01 11 10
0 0 0 1 0 1 0 0 1 0 00 1 0 1 0
0 0 1 0 0 0 0 0 0 0
0 0 1 1 1 0 1 1 0 1
01 1 1 0 0
0 1 0 0 0 1 1 0 1 1 11 1 0 1 1
0 1 0 1 1 0 1 1 0 1 10 0 0 0 1
0 1 1 0 1 1 0 1 1 0
0 1 1 1 1 1 0 1 1 0 Dz= AYZ + XYZ + AXY + AXY+
1 0 0 0 0 1 0 0 1 0
1 0 0 1 1 0 0 1 0 0 AY Z + A X YZ
1 0 1 0 0 1 1 0 1 1
1 0 1 1 1 1 0 1 1 0
1 1 0 0 1 0 1 1 0 1
1 1 0 1 1 0 0 1 0 0
1 1 1 0 1 1 1 1 1 1
1 1 1 1 0 1 1 0 1 1

YZ YZ
AX 00 01 11 10 AX 00 01 11 10
00 0 0 1 0 00 0 1 0 0
01 0 1 1 1 01 1 0 1 1
11 1 1 0 1 11 1 0 1 1
10 0 1 1 0 10 0 0 1 1

Dy = AY + XY + X Z
Dx = AX Z + A X Z + AYZ + AYZ + AXZ + AXY
ed2 29
Gambar rangkaian

A
Y

A
X

A
X
Y
A
X

Z
Z

A
Y
A
X

Z
Z

X
Z
X
Y

A
X
Y

A
X
Y
A
Y
A
Y

Z
Z
Z
X
Y

A
X
Y
Z
A
Y
D SD Q D SD Q D SD Q

X Y Z
Q’ Q’ Q’
RD RD RD

Clock

ed2 30
Soal Latihan
1. Gambarkan bentuk gelombang output untuk beberapa jenis Flip-flop
di bawah ini, jika diketahui bentuk gelombang inputnya adalah sebagai berikut :
IN
‘1’
S Q J SD Q D SD Q S Q
1 2 4
3
R Q’ ‘1’
K R Q’ Q’ R Q’
D RD
PR ‘1’
CLK

CLK

IN

PR

Q1, Q2, Q3, Q4 ….?? ed2 31