Modul Praktikum EL2195.

PRAKTIKUM
SISTEM DIGITAL
Laboratorium Dasar Teknik Elektro

Sekolah Teknik Elektro Dan Informatika
Institut Teknologi Bandung
2011
BUKU PETUNJUK
PRAKTIKUM SISTEM DIGITAL
Mervin T. Hutabarat
Arif Sasongko
Eric Agustian
Harry Septanto
M. Zakiyullah R.
Laboratorium Dasar Teknik Elektro
SEKOLAH TEKNIK ELEKTRO DAN INFORMATIKA

INSTITUT TEKNOLOGI BANDUNG
2011
KATA PENGANTAR
Puji dan syukur kami panjatkan pada Tuhan Yang Maha Esa karena rahmat-Nya telah
memberikan kami kesempatan untuk menyusun Petunjuk Praktikum Sistem Digital untuk
tahun ajaran 2010-2011 yang disesuaikan dengan Kurikulum Program Studi Teknik Elektro
tahun ini.
Petunjuk praktikum ini mengalami beberapa perubahan dibandingkan dengan petunjuk
praktikum sejenis sebelumnya (tahun ajaran 2009-2010).Perubahan dilakukan sebagai
tindak lanjut hasil pengukuran luaran (outcome) program studi yang dilakukan oleh Tim
Akreditasi ABET.Perubahan tersebut dilakukan menyangkut penambahan materi dan system
penilaian pada setiap percobaan yang dilakukan. Perubahan terbatas juga dilakukan pada
penjabaran tujuan setiap percobaan untuk mempertegas apa yang hendak dicapai melalui
setiap percobaan dan menyatakannya dengan pernyataan yang dapat diukur hasilnya.
Sejalan dengan upaya Program Studi Teknik Elektro untuk memperoleh Akreditasi ABET
Internasional.Tuntutan pekerjaan mahasiswa dalam praktikum ini lebih tinggi dengan
pengharagaan beban sks yang sesuai. Dalam melaksanakan praktikum ini, mahasiswa
dituntut juga untuk menggunakan Buku Catatan Laboratorium dengan pola pencatatan
sesuai baku yang berlaku sebagai bukti dalam perselisihan terkait pengajuan paten di
negara maju guna melatih mahasiswa menjadi engineer yang baik.
Pada kesempatan ini, kami ingin menyampaikan terima kasih yang sebesar-besarnya pada
semua pihak yang telah terlibat dalam penyusunan petunjuk praktikum ini, Secara khusus
untuk anggota Tim Penyusun Petunjuk Praktikum Sistem Digital, Bapak Arif Sasongko, Eric
Agustian, Harry Septanto dan M. Zakiyullah R. yang sudah memberikan tenaga, pikiran dan
waktunya untuk perbaikan praktikum dalam Program Studi Teknik Elektro ini. Ucapan
terima kasih juga disampaikan untuk dukungan rekan-rekan dari Staf Laboratorium Dasar
Teknik Elektro, Sandra Irawan dan Nina Lestari.
Akhir kata, semoga semua usaha yang telah dilakukan berkontribusi pada dihasilkannya
lulusan Program Studi Teknik Elektro sebagai engineer dengan standar internasional.
Bandung, September 2011

Tim Penyusun Petunjuk Praktikum Sistem Digital
Ketua Tim,
Ir. Mervin T. Hutabarat, M.Sc., Ph.D.
Kata Pengantar i
ii
DAFTAR ISI
KATA PENGANTAR....................................................................................................................... i
DAFTAR ISI ................................................................................................................................. iii
Aturan Umum Laboratorium .................................................................................................... ix
Kelengkapan...................................................................................................................... ix
Persiapan .......................................................................................................................... ix
sebelum praktikum ............................................................................................................................................... ix
selama praktikum .................................................................................................................................................. ix
Setelah praktikum.................................................................................................................................................. ix
Pergantian Jadwal.............................................................................................................. x
Kasus biasa .................................................................................................................................................................. x
Kasus sakit atau urusan mendesak pribadi lainnya ................................................................................ x
Kasus ”kepentingan massal” ............................................................................................................................... x
Sanksi ................................................................................................................................. x
Panduan Umum Keselamatan Dan Penggunaan Peralatan Laboratorium.............................. xi
Keselamatan ..................................................................................................................... xi
Bahaya listrik ........................................................................................................................................................... xi
Bahaya api atau Panas berlebih ...................................................................................................................... xi
Bahaya benda Tajam dan logam .................................................................................................................... xii
Lain-lain ..................................................................................................................................................................... xii
Penggunaan Peralatan Praktikum ................................................................................... xii
Sanksi .............................................................................................................................. xiii
PERCOBAAN I ............................................................................................................................. 1
PARAMETER GERBANG LOGIKA ................................................................................................. 1
1.1 TUJUAN ........................................................................................................................ 1
1.2 PERSIAPAN ................................................................................................................... 1
1.3 DASAR TEORI ................................................................................................................ 1
KARAKTERISTIK VOLTAGE TRANSFER ...................................................................................................... 1
GATE DELAY .............................................................................................................................................................. 3
1.4 TUGAS PENDAHULUAN ................................................................................................ 4
1.5 PERCOBAAN ................................................................................................................. 5
Daftar Isi iii
PERALATAN YANG DIGUNAKAN..................................................................................................................... 5
PROSEDUR PRAKTIKUM ..................................................................................................................................... 5
PERCOBAAN 1A: Voltage Transfer Characteristic dan Noise Margins dari IC 74LS04 ........ 5
PERCOBAAN 1B : Mencari nilai NM L dan NM H ......................................................................................... 7
PERCOBAAN 1C : Delay Propagasi.................................................................................................................. 7
PERCOBAAN 1D : Verifikasi fungsi logika ................................................................................................... 8
PERCOBAAN 1E : Rangkaian Kombinasional Sederhana..................................................................... 9
1.6 MENGAKHIRI PERCOBAAN ......................................................................................... 10
PERCOBAAN II .......................................................................................................................... 11
PENGENALAN DESAIN MENGGUNAKAN FPGA ........................................................................ 11
1.1 TUJUAN ...................................................................................................................... 11
1.2 PERSIAPAN ................................................................................................................. 11
1.3 DASAR TEORI .............................................................................................................. 11
FPGA ............................................................................................................................................................................11
FULL ADDER ............................................................................................................................................................12
1.4 TUGAS PENDAHULUAN .............................................................................................. 13
1.5PERCOBAAN ................................................................................................................ 14
PERALATAN YANG DIGUNAKAN...................................................................................................................14
PROSEDUR PRAKTIKUM ...................................................................................................................................14
PERCOBAAN 2A: Mendesain Full Adder dengan skematik ...............................................................14
PERCOBAAN 2B: Mendesain Full Adder dengan pendekatan bahasa VHDL ...........................25
PERCOBAAN 2C: Mendesain 4-Bit Ripple Carry Adder dengan VHDL .........................................27
PERCOBAAN 2D: Mendesain 4-Bit Adder dengan Skematik.............................................................28
TUGAS BONUS ........................................................................................................................................................29
PERCOBAAN III ......................................................................................................................... 30
RANGKAIAN LOGIKA KOMBINASIONAL ................................................................................... 30
1.1 TUJUAN ...................................................................................................................... 30
CATATAN ..................................................................................................................................................................30
1.2 PERSIAPAN ................................................................................................................. 30
1.3 DASAR TEORI .............................................................................................................. 30
IMPLEMENTASI FPGA DAN WAKTU TUNDA ..........................................................................................30
BCD-TO-7-SEGMENT CODE CONVERTER ..................................................................................................31
iv Daftar Isi
1.5 PERCOBAAN ............................................................................................................... 32
PROSEDUR PERCOBAAN ...................................................................................................................................33
PERCOBAAN 3A: Membuat Rangkaian Sederhana ...............................................................................33
PERCOBAAN 3B: Membuat rangkaian BCD..............................................................................................34
PERCOBAAN IV ......................................................................................................................... 42
RANGKAIAN LOGIKA SEKUENSIAL ............................................................................................ 42
1.1 TUJUAN ...................................................................................................................... 42
1.2 PERSIAPAN ................................................................................................................. 42
CATATAN ..................................................................................................................................................................42
1.3 DASAR TEORI .............................................................................................................. 42
1.5 PERCOBAAN ............................................................................................................... 43
PERCOBAAN 4A: Mendesain Dan Mensimulasikan BCD Counter .................................................44
PERCOBAAN 4B: Mendesain dan Mensimulasikan Divide by N Counter ..................................46
PERCOBAAN 4C: Mengaplikasikan Rangkaian BCD Counter...........................................................48
PERCOBAAN 4D: Mengaplikasikan Rangkaian Divide By-N Counter ..........................................49
PERCOBAAN V .......................................................................................................................... 53
DESAIN UNIT KENDALI ............................................................................................................. 53
1.1 TUJUAN ...................................................................................................................... 53
1.2 PERSIAPAN ................................................................................................................. 53
CATATAN ..................................................................................................................................................................53
1.3 DASAR TEORI .............................................................................................................. 53
1.5 PERCOBAAN ............................................................................................................... 58
PERCOBAAN 5A : Merancang dan Mensimulasikan Blok Unit Kendali ......................................58
PERCOBAAN 5B : Merancang dan Mensimulasikan Rangkaian Penghitung Frekuensi .....61
Daftar Isi v
PERCOBAAN VI ......................................................................................................................... 65
PROYEK PERANCANGAN RANGKAIAN DIGITAL ........................................................................ 65
1.1 TUJUAN ...................................................................................................................... 65
PERSIAPAN ..............................................................................................................................................................65
1.2 PILIHAN PROYEK STANDAR ........................................................................................ 65
4-bit serial ALU ......................................................................................................................................................65
4-bit Multiplier .......................................................................................................................................................66
4-bit Divider.............................................................................................................................................................66
Variable-Speed Chaser LED..............................................................................................................................66
Asynchronous Combination Lock .................................................................................................................66
Thunderburd TailLights.....................................................................................................................................66
LED Ping-Pong ........................................................................................................................................................66
1.3 PETUNJUK DESAIN: .................................................................................................... 67
1.5 PELAKSANAAN PRAKTIKUM ....................................................................................... 68
1.6 KRITERIA PENILAIAN................................................................................................... 68
APENDIKS A Petunjuk Pembuatan Rangkaian Elektronik Pada Breadboard ............................ 1
Breadboard ........................................................................................................................ 1
Merangkai Kabel, Komponen dan Instrumen .................................................................... 3
Kabel.............................................................................................................................................................................. 3
Komponen .................................................................................................................................................................. 4
instrumen.................................................................................................................................................................... 5
Daftar Pustaka ................................................................................................................... 5
APENDIKS B Instrumen Dasar dan Aksesoris ............................................................................ 1
Instrumen Dasar................................................................................................................. 1
multimeter.................................................................................................................................................................. 1
Generator sinyal ...................................................................................................................................................... 1
Osiloskop ..................................................................................................................................................................... 1
power supply............................................................................................................................................................. 2
Kabel Aksesoris................................................................................................................... 3
kabel koaksial ........................................................................................................................................................... 3
adapter ......................................................................................................................................................................... 5
vi Daftar Isi
kabel 4 mm ................................................................................................................................................................. 6
ApENDIKS C Cara Menggunakan Generator Sinyal ................................................................... 1
ApENDIKS D PRinsip Kerja osiloskop ANALOG ........................................................................... 1
Bagian-bagian Osiloskop ................................................................................................... 1
Penguat Y ( Penguat Vertikal) ........................................................................................................................... 2
Generator “Time Base” dan Penguat X (Penguat Horizontal) ........................................................... 3
Rangkaian “Trigger”............................................................................................................................................... 4
Stabilitas ...................................................................................................................................................................... 5
Osiloskop “Dual Trace” ......................................................................................................................................... 5
Kalibrator .................................................................................................................................................................... 5
Probe dan Peredam................................................................................................................................................ 6
Skema Gambar Osiloskop .................................................................................................. 6
ApENDIKS E Panduan Penggunaan Osiloskop Digital ................................................................ 1
Fungsi ................................................................................................................................. 1
Kalibrasi.............................................................................................................................. 1
Redaman ............................................................................................................................ 2
Fitur-fitur Dasar ................................................................................................................. 2
menampilkan dan mengukur signal .............................................................................................................. 3
mengukur signal dengan menu cursor ......................................................................................................... 4
menampilkan mode x-y........................................................................................................................................ 5
APENDIKS F................................................................................................................................. 1
Penjelasan Kaki Gerbang Logika ................................................................................................ 1
74LS00 2 INPUT NAND GATE ............................................................................................. 1
74LS08 2-INPUT AND GATE ................................................................................................ 1
74LS10 3-INPUT NAND GATE ............................................................................................. 2
74LS27 3-INPUT NOR GATE................................................................................................ 2
Daftar Isi vii

viii Daftar Isi
ATURAN UMUM LABORATORIUM
Kelengkapan
Setiap praktikan wajib berpakaian lengkap, mengenakan celana panjang/ rok, kemeja dan
mengenakan sepatu. Praktikan wajib membawa kelengkapan berikut:
• Modul praktikum
• Buku Catatan Laboratorium (BCL)
• Alat tulis (dan kalkulator, jika diperlukan)
• Name tag
• Kartu Praktikum
Persiapan
SEBELUM PRAKTIKUM
Sebelum mengikuti percobaan sesuai jadwalnya, sebelum memasuki laboratorium praktikan harus
mempersiapkan diri dengan melakukan hal-hal berikut:
• Membaca dan memahami isi modul praktikum,
• Mengerjakan Tugas Pendahuluan
• Mengerjakan hal-hal yang harus dikerjakan sebelum praktikum dilaksanakan, misalnya

mengerjakan perhitungan-perhitungan, menyalin source code, mengisi Kartu Praktikum
dlsb.,
• Mengisi daftar hadir di Tata Usaha Laboratorium,
• Mengambil kunci loker dan melengkapi administrasi peminjaman kunci loker dengan
meninggalkan kartu identitas (KTM/ SIM/ KTP).
SELAMA PRAKTIKUM
Setelah dipersilahkan masuk dan menempati bangku dan meja kerja, praktikan haruslah:
• Memperhatikan dan mengerjakan setiap percobaan dengan waktu sebaik-baiknya,

diawali dengan kehadiran praktikan secara tepat waktu,
• Mengumpulkan Kartu Praktikum pada asisten,
• Mendokumentasikan dalam Buku Catatan Laboratorium. (lihat Petunjuk Penggunaan

BCL) tentang hal-hal penting terkait percobaan yang sedang dilakukan.
SETELAH PRAKTIKUM
Setelah menyelesaikan percobaan, praktikan harus
• Memastikan BCL telah ditandatangani oleh asisten,
Aturan Umum Laboratorium ix

• Mengembalikan kunci loker dan melengkapi administrasi pengembalian kunci loker
(pastikan kartu identitas KTM/ SIM/ KTP diperoleh kembali),
• Mengerjakan laporan dalam bentuk SoftCopy (lihat Panduan Penyusunan Laporan),
• Mengirimkan file laporan melalui surat elektronik (E-mail) dalam lampiran ke

:labdasar@ee.itb.ac.id (lihat Panduan Pengiriman Laporan). Waktu pengiriman paling
lambat jam 12.00 WIB, dua hari kerja berikutnya setelah praktikum, kecuali ada
kesepakatan lain antara Dosen Pengajar dan/ atau Asisten
Pergantian Jadwal
KASUS BIASA
• Pertukaran jadwal hanya dapat dilakukan per kelompok dangan modul yang
sama
• Isi Form Pergantian Jadwal (dapat diperoleh di labdas.ee.itb.ac.id), lalu
tunjukkan pada asisten yang bersangkutan, Kordas yang bersangkutan atau TU
Lab. Dasar untuk ditandatangani
• Serahkan Form Pergantian Jadwal yang sudah ditandatangani tadi pada asisten
saat praktikum
KASUS SAKIT ATAU URUSAN MENDESAK PRIBADI LAINNYA

• Isi Form Pergantian Jadwal dengan melampirkan surat keterangan dokter (bagi
yang sakit) atau surat terkait lainnya
• Form Pergantian Jadwal diserahkan pada TU Lab. Dasar
• Praktikan yang bersangkutan sebelum kesempatan jadwal praktikum
selanjutnya harus meminta jadwal praktikum pengganti ke Kordas praktikum
terkait
KASUS ”KEPENTINGAN MASSAL”

• ”Kepentingan massal” terjadi jika ada lebih dari 1/3 rombongan praktikan yang
tidak dapat melaksanakan praktikum pada satu hari yang sama karena alasan
yang terkait kegiatan akademis
• Isi Form Pergantian Jadwal dan serahkan pada TU Lab. Dasar secepatnya.
Jadwal praktikum pengganti satu hari itu akan ditentukan kemudian oleh Kordas
praktikum yang bersangkutan
Sanksi
Pengabaian aturan-aturan di atas dapat dikenakan sanksi pengguguran nilai praktikum
terkait.
x Aturan Umum Laboratorium

PANDUAN UMUM KESELAMATAN DAN
PENGGUNAAN PERALATAN LABORATORIUM
Keselamatan
Pada prinsipnya, untuk mewujudkan praktikum yang aman diperlukan partisipasi
seluruh praktikan dan asisten pada praktikum yang bersangkutan. Dengan demikian,
kepatuhan setiap praktikan terhadap uraian panduan pada bagian ini akan sangat
membantu mewujudkan praktikum yang aman.
BAHAYA LISTRIK
• Perhatikan dan pelajari tempat-tempat sumber listrik (stop-kontak dan circuit
breaker) dan cara menyala-matikannya. Jika melihat ada kerusakan yang
berpotensi menimbulkan bahaya, laporkan pada asisten
• Hindari daerah atau benda yang berpotensi menimbulkan bahaya listrik
(sengatan listrik/ strum) secara tidak disengaja, misalnya kabel jala-jala yang
terkelupas dll.
• Tidak melakukan sesuatu yang dapat menimbulkan bahaya listrik pada diri
sendiri atau orang lain
• Keringkan bagian tubuh yang basah karena, misalnya, keringat atau sisa air
wudhu
• Selalu waspada terhadap bahaya listrik pada setiap aktivitas praktikum
Kecelakaan akibat bahaya listrik yang sering terjadi adalah tersengat arus listrik. Berikut
ini adalah hal-hal yang harus diikuti praktikan jika hal itu terjadi:
• Jangan panik
• Matikan semua peralatan elektronik dan sumber listrik di meja masing-masing
dan di meja praktikan yang tersengat arus listrik
• Bantu praktikan yang tersengat arus listrik untuk melepaskan diri dari sumber
listrik
• Beritahukan dan minta bantuan asisten, praktikan lain dan orang di sekitar anda
tentang terjadinya kecelakaan akibat bahaya listrik
BAHAYA API ATAU PANAS BERLEBIH

• Jangan membawa benda-benda mudah terbakar (korek api, gas dll.) ke dalam
ruang praktikum bila tidak disyaratkan dalam modul praktikum
• Jangan melakukan sesuatu yang dapat menimbulkan api, percikan api atau
panas yang berlebihan
• Jangan melakukan sesuatu yang dapat menimbulkan bahaya api atau panas
berlebih pada diri sendiri atau orang lain
Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium xi

• Selalu waspada terhadap bahaya api atau panas berlebih pada setiap aktivitas
praktikum
Berikut ini adalah hal-hal yang harus diikuti praktikan jika menghadapi bahaya api atau
panas berlebih:
• Jangan panik
• Beritahukan dan minta bantuan asisten, praktikan lain dan orang di sekitar anda
tentang terjadinya bahaya api atau panas berlebih
• Matikan semua peralatan elektronik dan sumber listrik di meja masing-masing
• Menjauh dari ruang praktikum
BAHAYA BENDA TAJAM DAN LOGAM

• Dilarang membawa benda tajam (pisau, gunting dan sejenisnya) ke ruang
praktikum bila tidak diperlukan untuk pelaksanaan percobaan
• Dilarang memakai perhiasan dari logam misalnya cincin, kalung, gelang dll.
• Hindari daerah, benda atau logam yang memiliki bagian tajam dan dapat
melukai
• Tidak melakukan sesuatu yang dapat menimbulkan luka pada diri sendiri atau
orang lain
LAIN-LAIN
• Dilarang membawa makanan dan minuman ke dalam ruang praktikum
Penggunaan Peralatan Praktikum

Berikut ini adalah panduan yang harus dipatuhi ketika menggunakan alat-alat
praktikum:
• Sebelum menggunakan alat-alat praktikum, pahami petunjuk penggunaan alat
itu.Petunjuk penggunaan beberapa alat dapat didownload di
http://labdasar.ee.itb.ac.id
• Perhatikan dan patuhi peringatan (warning) yang biasa tertera pada badan alat
• Pahami fungsi atau peruntukan alat-alat praktikum dan gunakanlah alat-alat
tersebut hanya untuk aktivitas yang sesuai fungsi atau peruntukannya.
Menggunakan alat praktikum di luar fungsi atau peruntukannya dapat
menimbulkan kerusakan pada alat tersebut dan bahaya keselamatan praktikan
• Pahami rating dan jangkauan kerja alat-alat praktikum dan gunakanlah alat-alat
tersebut sesuai rating dan jangkauan kerjanya. Menggunakan alat praktikum di
luar rating dan jangkauan kerjanya dapat menimbulkan kerusakan pada alat
tersebut dan bahaya keselamatan praktikan
xii
• Pastikan seluruh peralatan praktikum yang digunakan aman dari benda/ logam
tajam, api/ panas berlebih atau lainnya yang dapat mengakibatkan kerusakan
pada alat tersebut
• Tidak melakukan aktifitas yang dapat menyebabkan kotor, coretan, goresan
atau sejenisnya pada badan alat-alat praktikum yang digunakan
Sanksi
Pengabaian uraian panduan di atas dapat dikenakan sanksi tidak lulus mata kuliah
praktikum yang bersangkutan
Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium xiii

xiv
PERCOBAAN I
PARAMETER GERBANG LOGIKA

1.1 TUJUAN
Mengenal dan memahami beberapa karakteristik dari gerbang logika diantaranya voltage
transfer, noise margin,dan propagation delay.
Mengenal dan memahami parameter dari gerbang logika yaitu operating point yang
merepresentasikan range logika HIGH dan LOW.
Dapat membuat rangkaian kombinasional sederhana menggunakan IC logika CMOS.
1.2 PERSIAPAN
Bacalah appendix yang ada pada buku petunjuk praktikum ini dan bahan kuliah yang
berkaitan, bagi yang mendapatkan Praktikum Rangkaian Elektrik baca kembali Percobaan 1
tentang Instrumentasi Laboratorium.Kerjakan Tugas Pendahuluan dan kumpulkan sesuai
ketentuan yang berlaku.
1.3 DASAR TEORI
KARAKTERISTIK VOLTAGE TRANSFER

Karakteristik staticvoltage transfer dari sebuah gerbang logika adalah plot dari tegangan
keluaran gerbang logika V OUT dibandingkan dengan tegangan masukan gerbang logika V IN .
Secara matematis kita bisa mendeskripisikan karakteristik voltage transfer sebagai V OUT =
f(V IN ). Istilah statik digunakan disini karena kita tidak memperhitungkan faktor waktu yang
diantaranya adalah waktu tunda pada gerbang logika. Gambar 1(a) memperlihatkan static
voltage transferdari gerbang inverter dengan tegangan catu daya sebesar V CC =5V.
Percobaan 1- Parameter Gerbang Logika 1

Gambar 1: (a)Karakteristik voltage transfer dan (b)operating points
Dari karakteristik voltage transfer kitabisa mendapatkan beberapa hal, yang pertama adalah
operating point.
Operating pointmerupakan nilai tegangan keluaran yang dihasilkan oleh gerbang logika yang
bisa diidentifikasi sebagai keluaran bernilai LOW atau bernilai HIGH. Karena tegangan
keluaran bergantung pada tegangan masukan maka untuk mendapatkan nilai HIGH
operating point secara utuh untuk keluaran inverter, nilai LOW operating point harus
menjadi masukan inverter. Begitu pula sebaliknya, sehingga diperlukan konfigurasi umpan
balik atau yang menyerupai.
Kemudian yang kedua adalah kita bisa mendapatkan nilai noise margin.Noise/derau
didefinisikan sebagai tegangan efektif dari satu atau lebih masukan gerbang logika yang
ditambahkan atau dikurangi terhadap tegangan normal.Tegangan normal adalah tegangan
titik operasi yang stabil.
Noise margin didefinisikan sebagai jumlah dari tegangan derau efektif yang bisa ditoleransi
oleh input tanpa mengubah nilai keluaran gerbang logika.
Gambar 2: Noise margin karakteristik transfer voltage gerbang logika
Untuk mendapatkan nilai noise margin, kita memerlukan dua nilai tegangan yang
didapatkan dari grafik karakteristik transfer yaitu dua tegangan input yang memiliki gradient
2 Percobaan 1- Parameter Gerbang Logika

=-1seperti yang ditandai pada Gambar 1. Tegangan yang lebih rendah dari kedua tegangan
ini disebut V input LOW yang dituliskan V IL dan yang lebih tinggi disebut V input HIGH yang
dituliskan V IH .Kedua tegangan ini merupakan tegangan perkiraan yang dianggap sebagai
tegangan batas yang masih dikenali sebagai jenis masukan logika HIGH atau LOW.
Dengan menggunakan tegangan ini beserta tegangan V OH dan V OL kita bisa mendapatkan
static voltage noise margin untuk gerbang logika. Untuk LOW noise margin dirumuskan:
NM L =V IL -V OL
sedangkan HIGH noise margin dirumuskan:
NM H =V OH -V IH .
Dari semua hal diatas, kita akan bisa menyimpulkan apakah yang disebut dengan nilai logika
LOW dan logika HIGH baik untuk masukan maupun keluaran.
GATE DELAY
Dalam penjelasan berikut akan dibahas dua parameter gate delay yang penting. Untuk
mendefinisikan parameter ini, kita akan menggunakan inverter sebagai contoh. Kita akan
mengasumsikan sebuah pulsa diberikan kepada masukan inverter V IN seperti pada Gambar
3. Respon terhadap pulsa ini pada keluaran inverter adalah V OUT yang bisa dilihat pula pada
Gambar 3.
Dua parameter yang akan dijelaskan tersebut dinamakan high to low propagation time(t PHL )
dan low to high propagation time(t PLH ). Pengukuran kedua parameter ini dilakukan pada
posisi 50% tegangan maksimal dari bentuk gelombang V IN dan V OUT seperti yang terlihat
pada Gambar 3.
Gambar 3: Definisi parameter gate delay
Pada kasus rangkaian dimana bentuk gelombang keluaran sama dengan gelombang
masukant PHL adalah waktu yang diukur dari level tegangan ini ketika falling input waveform
hingga falling output waveform, sedangkan t PLH diukur dari level tegangan ini ketika rising
input waveform hingga rising output waveform.

Perhatikan bahwa subscript pada parameter ini mencerminkan arah perubahan tegangan
dari sinyal keluaran. Sebagai tambahan kita akan mendefinisikan parameter kedua yaitu
worst case propagation delayyang dirumuskan:
t PD = maximum(t PHL ,t PLH ).

Patut diperhatikan bahwa tingkat 50% yang kita gunakan disini bukan sesuatu yang umum
dalam pengukuran delay. Untuk t PD(average) kita akan merumuskannya sebagai nilai rata-rata
dari t PHL dant PLH yang dirumuskan:
t PD(average) = (t PHL +t PLH )/2.
1.4 TUGAS PENDAHULUAN

1. Cari dan bacalah datasheet dari semua IC yang digunakan pada percobaan ini terutama
posisi kaki dan karakteristiknya. Sebutkan perbedaan yang mendasar dari IC rangkaian
logika, antara yang berbasis TTL dan CMOS.
2. a. Desain dan susunlah gerbang AND, OR, NAND, dan NOR menggunakan transistor
PMOS!!
b. Jelaskan mengapa pada perancangan digital gerbang NOR dan NAND lebih disukai
dibandingkan menggunakan gerbang lainnya?
3. Untuk rangkaian logika, sering dibuat hubungan langsung output suatu gerbang dengan
input gerbang lain(feeding/driving). Sebutkan dan jelaskan batasan-batasan dalam
melakukan hal ini!
4. Analisis gambar berikut:
a. Hubungan input-outputgrafik diatas mensimulasikan rangkaian apa?

Bagaimana penjelasan anda?
b. Berapa nilai t PLH , t PHL , rise time, dan fall time? Tunjukkan pada gambar
diatas posisi anda mendapatkan nilai tersebut!

1.5 PERCOBAAN
PERALATAN YANG DIGUNAKAN

• 1 buah Project Board
• Modul catu daya dengan tegangan keluaran 5V
• Komponen IC gerbang logika 7400 1 buah, 7402 1 buah, 7404 1 buah, 7408 2 buah
• 1 buah black box IC yang merupakan salah satu dari IC gerbang logika 7410, 7411 atau
7427
• Osiloskop dan Generator Sinyal
• Kabel jumper secukupnya
• 1 buah Kabel BNC-BNC, 2 buah kabel BNC-Probe Kait / BNC-Jepit Buaya / BNC-Banana
• 2 buah kabel Banana-Banana / Banana-Jepit Buaya merah dan hitam.
PROSEDUR PRAKTIKUM
Sebelum praktikum dilaksanakan, lakukan beberapa hal berikut ini:
1. Pastikan semua alat dan bahan sudah disiapkan
2. Perhatikan datasheet tiap-tiap IC yang digunakan pada modul ini, amati setiap pin
pada IC tersebut(letak VCC, GND, dan kaki input/outputBisa dilihat di Appendix F).
3. Periksa catu daya sebelum diberikan terhadap rangkaian, sesuaikan dengan TTL yang
dibutuhkan yaitu +5VDC. Kerusakan komponen akibat tegangan yang tidak sesuai
atau akibat kesalahan letak input/output menjadi tanggung jawab praktikan!!!
4. Periksa pemasangan IC pada rangkaian dengan mengukur kaki tegangan catu

daya(+5V dan GND)
5. Periksa kabel-kabel dan konektor, gunakan multimeter untuk melakukannya
Pada saat praktikum berlangsung, praktikan hendaknya memperhatikan hal-hal berikut ini:
1. Matikan catu daya pada saat merangkai atau mengubah rangkaian dan mengganti
IC
2. Periksa nilai VCC dan GROUND yang akan diberikan ke pin IC.
PERCOBAAN 1A: VOLTAGE TRANSFER CHARACTERISTIC DAN NOISE

MARGINS DARI IC 74LS04
Pada percobaan ini kita akan mencari karakteristik transfer voltage dari sebuah IC-74LS04
CMOS inverter.
PROSEDUR PERCOBAAN:
1. Buatlah rangkaian seperti yang tertera pada gambar 5.

2. Setting keluaran generator sinyal menjadi sinyal segitiga dengan frekuensi maksimal
1KHz dan tegangan puncak 5V, gunakan offset DCdengan menarik knop OFFSET
keluar terlebih dahulu dan memutarnya sehingga dihasilkan tegangan minimum
keluaran adalah 0V. Gunakan port OUTPUTsebagai keluaran bukan port
TTL/CMOS.Cek keluaran sinyal generator menggunakan osiloskopdengan mode
coupling DC sebelum menyambungkannya dengan inverter karena dapat merusak
IC.
3. Lakukan kalibrasi posisi ground pada osiloskop seperti yang telah diajarkan pada
praktikum rangkaian listrik. Setting level sensitivitas tegangan osiloskop menjadi
2V/div dan gunakan mode coupling DC.
4. Sambungkan output generator sinyal ke input gerbang logika.
5. Sambungkan kanal 1 osiloskop dengan input gerbang logika.
6. Sambungkan kanal 2 osiloskop dengan output gerbang logika.
7. Setting power supply pada tegangan 5V dan sambungkan dengan VCC gerbang
logika.
8. Setting osiloskop dengan mode X-Y. Sebelum melakukan pengamatan atur posisi
sinyal pada mode X-Y dengan menekan tombol GND pada kedua kanal masukan
hingga terlihat 1 titik kecil, tempatkan titik yang terlihat pada tengah
osiloskop/sumbu koordinat (Jangan terlalu lama pada bentuk titik ini!!). Setelah itu
tekan tombol GND kembali untuk pengamatan bentuk sinyal.
9. Lihat keluaran osiloskop, apakah bentuknya mirip dengan gambar referensi ataukah
ada perbedaan. Tulis hasil dan langkah yang anda kerjakan pada logbook anda.
Cantumkan gambar yang didapat pada laporan anda dan jelaskan yang bisa anda
analisa dari gambar tersebut.
10. Catat hasil percobaan pada BCL anda.
Gambar 5 : Bentuk rangkaian untuk percobaan 1a(nilai sinyal ikuti petunjuk praktikum)

PERCOBAAN 1B : MENCARI NILAI NML DAN NMH
Pada percobaan ini kita akan mencari karakteristik static noise margin dari sebuah IC-74LS04
CMOS inverter.
PROSEDUR PERCOBAAN:
1. Gambarkan kembali pada log book anda keluaran mode XY dari percobaan
sebelumnya pada tempat yang terpisah.
2. Tukarkan posisi probe osiloskop kanal 1 dengan kanal 2 sehingga posisinya bertukar
dari percobaan 1 (kanal 1 terhubung dengan output IC dan kanal 2 dengan input IC).
3. Sama seperti percobaan 1 dapatkan sinyal keluaran inverter dalam mode XY.
4. Kemudian gambarkan pula sinyal tersebut secara manual pada bidang gambar yang
sama pada langkah 1 sehingga kedua gambar akan saling bertumpukan dan
membentuk seperti pada gambar 1.
5. Pada laporan anda cantumkan gambar yang didapat dan tunjukkan pada gambar
serta hitung nilai-nilai berikut berdasarkan hasil pengamatan anda:
6. Nilai dan posisi VOL,VOH,VIL, dan VIH dengan ketelitian 1 desimal (lihat referensi
gambar 1)
7. Nilai NMH dan NML yang anda dapatkan dari percobaan berdasarkan rumus yang
sudah diberikan dan bandingkan dengan nilai yang tertera pada datasheet.
8. Catat hasil percobaan pada BCL anda. Apa yang dapat anda simpulkan pada
percobaan ini?
PERCOBAAN 1C : DELAY PROPAGASI

Dalam percobaan delay propagasi ini, kita akan menggunakan gerbang logika AND 2
masukan (IC 7408). Karena keterbatasan kemampuan osiloskop maka kita akan
menggunakan konfigurasi 4 buah gerbang yang diserikan.
Dengan konfigurasi ini hasil delay propagasi yang didapatkan harus dibagi empat terlebih
dahulu untuk mendapatkan nilai sebenarnya.
PROSEDUR PERCOBAAN:
1. Susunlah rangkaian seperti pada gambar 6 dibawah dengan kondisi seluruh alat
dimatikan
2. Kemudian sambungkan power supply dengan Vcc-Ground gerbang logika.
3. Nyalakan power supply
4. Ubah setting triggering menggunakan tombol slope menjadi positiveedge .

5. Setting setiap kanal input menjadi 1V/DIV .sambungkan ground channel 1 dan
channel 2 dan setting TIME/DIV ke posisi terendah osiloskop yaitu 0.2 us.
6. Setting keluaran generator sinyal menjadi sinyal kotak dengan frekuensi 600KHz jika
menggunakan osiloskop jenis 622G atau frekuensi 300KHz jika menggunakan
osiloskop jenis GOS 6050. Gunakan port OUTPUTsebagai keluaran.Cek keluaran
sinyal generator menggunakan osiloskop sebelum menyambungkannya dengan
Gerbang logika karena dapat merusak IC apabila salah!!!.
7. Tampilkan keluaran dari kedua kanal sehingga bentuk pulsa pada saat naik pada
kanal 1 dan kanal 2 bisa diamati secara utuh.
8. Gunakan tombol X1/MAG untuk memperbesar hasil yang didapatkan, kemudian

tekan tombol x5-x10x20 dan perbesar hingga 10x agar lebih terlihat jelas.
9. Atur posisi vertical kedua sinyal sehingga posisi 50% berada di sumbu X(Nilai sinyal
diatas dan dibawah sumbu X pada masing-masing kanal sama).
10. Gambarkan atau foto hasil yang didapatkan.
11. Ubah setting triggering menjadi negative edge dan ulangi semua langkah diatas.
12. Gunakan nilai tPLH dan tPHL yang didapatkan untuk mencari tPD dan tPD(average)
menggunakan rumus yang telah diberikan sebelumnya.
13. Baca datasheet dari 74LS08, kemudian bandingkan tPD dan tPD(average) yang didapatkan
pada percobaan dengan rentang nilai yang tertulis pada datasheet dan jelaskan
alasannya apabila ada perbedaan hasil yang didapat.
Generator Sinyal Osiloskop
GND OUTPUT CH1 CH2
U1A U1B U1C U1D U2A

1 4 9 12 1
VCC 3 6 8 11 3
2 5 10 13 2
74AC08B 74AC08B 74AC08B 74AC08B 74AC08B
Gambar 6 : Bentuk rangkaian untuk percobaan1c
PERCOBAAN 1D : VERIFIKASI FUNGSI LOGIKA

Sebelumnya anda akan diberikan sebuah IC logika yang nomor serinya sudah disamarkan.
Tujuan dari percobaan ini adalah untuk mencari jenis IC logika yang digunakan berdasarkan
hubungan input-output yang terukur. IC yang digunakan memiliki 3 input, lihatlah datasheet
IC logika CMOS 3 input apa saja untuk verifikasi posisi pin karena semuanya memliki posisi
pin yang sama.

PROSEDUR PERCOBAAN:
1. Sambungkan catu daya dengan kaki VCC-GND gerbang logika yang sesuai. VCC pada
kaki 14 dan GND pada kaki 7.
2. Pada IC yang digunakan input adalah kaki 1, 2, dan 13. Sedangkan outputnya berada
di kaki 12 seperti tampak pada gambar.
3. Gunakan salah satu kanal masukan osiloskop untuk mengukur tegangan keluaran
dari gerbang logika yang akan diukur.
4. Buatlah tabel logika dari gerbang yang dipakai dengan menvariasikan ketiga
masukan gerbang logika menggunakan tegangan dari power supply. Untuk logika
High gunakan Vcc power supply yang diset bernilai 5V, sedangkan untuk logika LOW
gunakan ground power supply. Gunakan resistor pengaman 1Kohm pada masing-
masing masukan
VCC
P1
R1
Res2
Plug 1K
VCC U?A
P2 1
R2 2 12 Ke CH1 osiloskop
Res2 13
Plug 1K 74AC11MTC
VCC
P3
R3
Res2
Plug 1K
Gambar 7 : Bentuk rangkaian untuk percobaan 1d
OBSERVASI:
Jawab pertanyaan berikut:
1. Apakah fungsi logika dari gerbang[Y=f(A,B,C)]? Jelaskan bagaimana anda

mendapatkannya dari bentuk pulsa yang terlihat.
2. Catat semua hasil percobaan pada BCL anda.
PERCOBAAN1E : RANGKAIAN KOMBINASIONAL SEDERHANA

Dalam percobaan ini anda akan mengkonversikan suatu persamaan logika ke bentuk lainnya
PROSEDUR PERCOBAAN:

1. Buatlah persamaan logika :Q = A + B, menjadi persamaan yang hanya
memuatoperasi NAND atau NOR saja.
2. Rancang dan gambarkan rangkaiannya pada logbook anda, kemudian buat

rangkaiannya dari IC CMOS yang tersediapada project-board.
3. Verifikasi fungsionalitas rangkaian anda dengan memberikan kombinasi berbagai

input yang mungkin, catat dan bandingkan hasilnya dengan tabel kebenaran yang
anda harapkan.
4. Dari percobaan ini apa yang dapat anda simpulkan?
5. Catat semua hasil percobaan pada BCL anda.
1.6MENGAKHIRI PERCOBAAN
1. Sebelum keluar dari ruang praktikum, rapikan meja praktikum. Bereskan kabel dan
matikan komputer, osiloskop, generator sinyal, dan power supply DC. Cabut daya
dari jala-jala ke kit FPGA dan letakkan kembali pada tempat semula.
2. Periksa lagi lembar penggunaan meja. Praktikan yang tidak menandatangani lembar
penggunaan meja atau membereskan meja ketika praktikum berakhir akan
mendapatkan potongan nilai sebesar minimal 10.
3. Pastikan asisten telah menandatangani catatan percobaan kali ini pada Buku
Catatan Laboratorium anda. Catatan percobaan yang tidak ditandatangani oleh
asisten tidak akan dinilai.

PERCOBAAN II
PENGENALAN DESAIN MENGGUNAKAN FPGA

1.1 TUJUAN
1. Mempelajari teknik perancangan rangkaian digital dengan target FPGA.
2. Dapat melakukan perancangan rangkaian digital dengan target FPGA baik

menggunakan pendekatan skematik maupun bahasa VHDL.
1.2 PERSIAPAN
Sebelum praktikum ini dilaksanakan praktikan wajib membaca referensi berikut(bisa didapat
di web lab dasar:http://labdasar.ee.itb.ac.id):
• Buku manual board ALTERA UP2 dan ALTERA DE1 yang bisa diambil di web labdasar.
• Buku pegangan mata kuliah Sistem Digital Anda mengenai persamaan Boolean dan
rangkaian aritmatika khususnya Full Adder beserta bentuk-bentuk implementasinya.
• Teori bahasa VHDL tentang entity, architecture, component,signal.
1.3 DASAR TEORI
FPGA
Secara umum alur perancangan rangkaian digital dengan menggunakan FPGA dari ALTERA
dapat digambarkan seperti flowchart pada Gambar 2 dibawah ini:
Percobaan 2- Pengenalan Desain Menggunakan FPGA 11

Gambar 1. Flowchart umum proses perancangan
FULL ADDER
Keunggulan FULL-ADDER bila dibandingkan dengan HALF-ADDER adalahkemampuan-nya
menampung dan menjumlahkan bit CARRY-in (Cin) yang berasal dariCARRY-out (Cout) dari
tahapan sebelumnya. Oleh karenanya fungsi FULL ADDER itusendiri adalah menjumlahkan
ke-tiga bit input yaitu bit A, bit B dan Cin untukmenghasilkan dua bit output yaitu S dan
Cout.
Dengan menginterprestasikan fungsi dan melihat format operasi rangkaian

FULLADDER,tabel kebenaran dapat disusun untuk setiap kemungkinan kombinasi ketiga
bitinput. Diasumsikan input berasal dari sumber logika positif dan output berupa
ACTIVEHIGH.
Langkah selanjutnya adalah membuat K-Map orde 2 dari tabel kebenaran tersebut. KMapini
akan membantu merumuskan fungsi logika dari S dan Cout.
Tabel 1. Tabel kebenaran dan K-map dari FULL ADDER
12 Percobaan 2- Pengenalan Desain Menggunakan FPGA

Implementasikan rangkaian FULL-ADDER dibuat berdasarkan persamaan ekspresilogika di
atas.Rangkaian ini dapat tersusun dari dua buah HALF-ADDER (HA1 dan HA2), seperti
terlihatpada Gambar 2.
Gambar 2. Salah satu bentuk rangkaian Full Adder
Untuk penjumlahan dengan jumlah bit yang lebih banyak, dapat dilakukan
denganmenambahkan rangkaian HALF ADDER, sesuai dengan jumlah bit input. Di
pasaran,rangkaian FULL ADDER sudah ada yang berbentuk IC, seperti 74xx83 (4-bit
FULLADDER).
Terdapat beberapa jenis rangkaian FULL ADDER, yaitu PARALLEL ADDER, LOOK AHEAD
CARRY ADDER, dan CARRY SAVE ADDER dimana masing-masing memiliki kelebihan dan
kekurangannya.

1. Jelaskan tentang, dan kelebihan utama dari :
• FPGA
• CPLD
• ASIC
• PAL
• Prosessor
2. Tuliskan spesifikasi FPGA ALTERAFLEXEPF10K70RC240-4 dan ALTERA CYCLONE II

EP2C20F484C7 yang akan digunakan dalam praktikum!
3. Jelaskan implementasi full adder n-bit menggunakan arsitektur PARALLEL ADDER,

LOOK AHEAD CARRY ADDER, dan CARRY SAVE ADDER!

1.5PERCOBAAN

• Komputer(PC) yang telah terinstal program Quartus II 6.0
• FPGA development board, tipe ALTERA UP2 atau DE1 beserta perlengkapannya yang
meliputi:
o Board FPGA tipe UP2 atau DE1
o Catu daya+ kabel dan konektor tambahan
o Kabel downloader‘ByteBlaster II’
PROSEDUR PRAKTIKUM
PERCOBAAN 2A: MENDESAIN FULL ADDER DENGAN SKEMATIK

Dalam percobaan ini kita akan mendesain full adder menggunakan FPGA dengan
pendekatan skematik
PROSEDUR PERCOBAAN:
a. Membuat Projek Baru Menggunakan Quartus II 9.0 sp2 Web Edition
1. Buatlah folder baru didalam folder PraktikumSisDig(jika belum ada buatlah

folder tersebut), misalnya untuk kelompok2 folder yang dibuat
“D:\PraktikumSisDig\Kelompok2\Modul2\...”
2. Kemudian pada folder tsb buatlah dua folder baru yang bernama Tutorial1
dan Tutorial2.
3. Jalankan Quartus II 9.0 sp2 Web Edition.
Apabila Anda bekerja dengan Quartus 6.0, ikuti petunjuk berikut:
bukalah Command Prompt, kemudian arahkan pada folder

“C:\altera\ quartus60\win\..”,kemudian ketikkan “lmgrd -c
license.dat”. Jangan tutup jendela command prompt baru yang
muncul ketika Anda bekerja dengan software quartus.Klik ganda
pada file quartus.exe pada folder ..\\ altera\quartus60\win untuk
memulai program Quartus II 6.0 atau cari shortcutnya pada Start
menu windows.
4. Lihat Gambar 3 untuk melihat ilustrasi langkah-langkah berikutnya pada

prosedur(a) ini.

5. Klik File  New Project Wizard seperti yang terlihat pada Gambar3(a).
Setelah ini akan tampil jendela Introduction, Klik Next.
6. Pada langkah ini akan terlihat jendela seperti Gambar 3(b). Pada kolom
paling atas (terkait direktori untuk project yang sedang Anda buat), tekan
tombol “…” yang ada di sebelah kanan kemudian carilah folder Tutorial1
yang sudah Anda buat sebelumnya. Akhiri dengan tekan tombol Open.
7. Kemudian pada kolom berikutnya (terkait nama project) ketikkan

“Tutorial1”. Pastikan pada kolom ketiga (terkaittop level entity)terisi nama
yang sama.
8. Klik Next untuk sampai ke jendela “Add Files”, lewati jendela ini dengan klik
Next kembali
9. Pada langkah ini akan terlihat jendela seperti Gambar 3(c), pada daftar
“Family” untuk yang mendapatkan board UP2 pilih FLEX10K, kemudian
dalam bagian “Available Device” pilih EPF10K70RC240-4. Sedangkan untuk
yang mendapatkan board DE1untuk “Family”pilih CycloneII, kemudian
dalam bagian device pilih EP2C20F484C7. Sedangkan untuk yang
mendapatkan board UP1 pilih FLEX10K, kemudian dalam bagian device pilih
EPF10K20.Setelah itu klik Finish karena untuk langkah berikutnya kita hanya
menggunakan setting default.
(a)

(b)
Gambar 3. Tampilan langkah petunjuk a
b. Memilih dan Menempatkan komponen
1. Klik File  New, pada jendela yang tampil pilih Block Diagram/Schematic
File sebagai pilihan desain dan klik OK. Simpan file tersebut sebagai
Tutorial1.bdfseperti pada Gambar 4(a).
2. Pilih File  Page Setup dan pilih Letter sebagai ukuran kertas, klik OK.
3. Buka jendela Symbol Tools dengan mengklik tombol dengan ikon gerbang
AND pada bagian kiri jendela schematic editor seperti bagian yang dilingkari
pada Gambar 4(b).
4. Cari komponen XOR pada folder ..\primitives\logic dan klik dua kali nama
komponen tsb atau klik OK. Di ujung panah mouse akan muncul gambar
komponen XOR dengan 2 masukan. Cari posisi yang tepat pada skematik
dan klik 1 kali pada posisi itu untuk menempatkan gerbang XOR. Untuk
menyudahi tekan tombol Esc atau klik kanan dan pilih cancel.

5. Ulangi langkah diatas untuk menempatkan dua buah gerbang AND dengan 2
masukan dan sebuah gerbang OR dengan 2 masukan serta lima buah
gerbang NOT.
6. Buka kembali jendela Symbol Tools, kali ini buka folder ..\primitives\Pin.
7. Pilih jenis Input Pin dan tempatkan 3 buah pada skematik. Ulangi langkah ini
untuk menempatkan 5 buah Output pin pada skematik. Posisikan (belum
dihubungkan) sesuai dengan Gambar 4(c).
(a) (b)
(c)
Gambar 4. Skematik yang digunakan pada Percobaan 2a
c. Menambahkan hubungan untuk membentuk net

1. Pilih Orthogonal Node Tool pada bagian toolbar bagian kiri yang memiliki
simbol , untuk menggambarkan kabel.
2. Arahkan ujung pointer mouse ke salah satu sisi yang akan dihubungkan lalu
klik kiri dan tahan kemudian tarik garis hingga ujung lain yang diinginkan
kemudian lepaskan tombol mouse Anda.
3. Lihat kembali Gambar 4(c) sebagai referensi penempatan kabel yang

dibutuhkan.
d. Pelabelan Net dan pin I/O
1. Klik dua kali pada port input/output yang akan diubah namanya kemudian
ubah nama dari pin sesuai dengan yang pada Gambar4(c)(“A”, “B”, “C”
untuk input dan “SUM”, “CARRY”, “A_OUT”, “B_OUT”, “C_OUT” untuk
output).
2. Untuk port masukan biarkan default value sebagai VCC.
e. Menetapkan I/O pin pada kaki FPGA
1. Simpan skematik Anda kemudian pilih Processing  Start  Start Analysis

& Synthesisatau Ctrl+K (Pastikan tidak ada error).
2. Pilih Assignment  Pin Planner.
3. Akan terbuka sebuah jendela baru dimana sebelah atas akan ada gambar
FPGA dengan posisi kaki-kakinya dan di bawah ada daftar yang sudah berisi
port input-output skematik kita seperti yang terlihat pada Gambar 5 .
4. Klik Direction untuk mengurutkan pin.
5. Pada kolom Locationdouble-klik kiri kolom yang sebaris dengan port yang
ditinjau. Akan muncul suatu daftar kaki FPGA yang bisa dipakai.
6. Untuk percobaan ini, kita akan menggunakan switch untuk masukan dan LED
pada 7-segment untuk keluaran. LED pada UP2 dan DE1 bersifat active low.
Ketika terbuka/tidak ditekan switchakan berlogika 1 karena ada rangkaian
pull-up dan jika tertutup/ditekan akan berlogika 0, sedangkan LED akan
menyala ketika mendapatkan input LOW VOLTAGE dan mati ketika
mendapatkan input HIGH VOLTAGE.
7. Kita hanya memanfaatkan LED pada bagian a,g,dan d dari 7-segment dimana
menyala berarti ‘1’ dan mati berarti ‘0’ (dalam bentuk biner bukan desimal!).
Adapun nama pin yang terhubung dengan switch atau LED pada UP2 dan
DE1 dapat dilihat pada table 2 di bawah ini: (Untuk referensi lengkap lihat
datasheet!)

Tabel 2. Posisi kaki yang terhubung 7 segment dan switch (a)untuk UP2 (b)untuk DE1
(a)
Switch Cyclone II Pin

Switch[0] PIN_L22
Switch[1] PIN_L21
Switch[2] PIN_M22
Switch[3] PIN_V12
Switch[4] PIN_W12
Switch[5] PIN_U12
Switch[6] PIN_U11
Switch[7] PIN_M2
Switch[8] PIN_M1
Switch[9] PIN_L2

(b)
8. Untuk pemasangan kaki komponen pada Pin Planner bisa dilihat pada
referensi tabel 3 dibawah ini:
Tabel 3. Referensi kaki komponen
Nama Pin I/O Kaki yang digunakan UP2 Kaki yang digunakan DE1
A PIN_41 PIN_L22
B PIN_40 PIN_L21
C PIN_39 PIN_M22
A_OUT PIN_6 PIN_J2
B_OUT PIN_13 PIN_E2
C_OUT PIN_9 PIN_H1
CARRY PIN_24 PIN_D1
SUM PIN_17 PIN_E1
Gambar 5. Tampilan langkah petunjuk e

f. Pembuatan Netlist untuk simulasi
Untuk melaksanakan simulasi secara fungsional pada program ini diperlukan

sebuah deskripsi netlist dari rangkaian. Langkah untuk membuatnya adalah
sebagai berikut: (Lihat Gambar 6 untuk petunjuk secara visual)
1. Pilih ProcessingSimulator Tool.
2. Pilih SimulationMode menjadi Functional.
3. Klik pada tombol Generate Functional Simulation Netlist(Pastikan tidak ada

error).
4. Klik pada check box di sebelah kiri “Overwrite Simulation input file with
simulation result”agar setiap kita melakukan simulasi hasilnya langsung
ditampilkan pada file simulasi kita.
5. Sekarang kita perlu membuat sebuah file yang akan digunakan oleh
simulator sebagai sumber dari masukan vektor simulasi. Untuk
membuatnya, klik pada tombol Open pada bagian bawah jendela Simulator
Tool. Anda akan mendapatkan jendela baru yang memiliki nama default
waveform1.vwf.
6. Klik kanan pada bagian kolom Name jendela tersebut dan pilih
InsertInsert Node or BusNode Finder. Anda bisa pilih pada bagian
FilterPins: all kemudian klik kiri pada tombolList untuk mengeluarkan
semua port input/output yang kita pakai. Klik kanan pada tombol dengan
tanda >> untuk mensimulasikan seluruh port.
7. Klik (Detach Windows), lalu Simpan file simulasi ini dengan

namaTutorial1.vwf.
8. Kemudian pada kolom Simulation Input di Simulator Tool, pilih file

Tutorial1.vwf sebagai input simulasi.

Gambar 6. Tampilan Langkah Petunjuk f
g. Membuat waveform masukan
Apabila pada akhir tahapan sebelumnya pada Simulator Tool kita klik tombol
Start, maka simulasi bisa terjadi dengan bentuk input default yang biasanya
tidak sesuai dengan keperluan kita, oleh karena itu kita perlu mendefinisikan
bentuk sinyal masukan melalui langkah berikut ini:
1. Buka kembali file Tutorial1.vwfdengan menggunakan FileOpen ataupun
SimulatorToolOpen
2. Klik kiri pada port masukan A pada kolom paling kiri file tersebut.
3. Perhatikan pada jendela utama dibagian kiri setelah bagian Project

Navigator. Setelah melakukan langkah 2 beberapa toolbar di bagian itu yang
semula abu-abu (tidak aktif) berubah menjadi biru (aktif).
4. Pilih salah satu kotak tombol yang bernama Overwrite Clock (berada di
dalam toolbar dari jendela waveform). Anda dapat melihat nama tersebut
dengan mengarahkan mouse Anda keatas tombol tersebut selama beberapa
saat. Overwrite Clock akan menghasilkan pulsa segiempat yang berulang
terus menerus dengan periode tertentu. Anda bisa juga melakukan klik

kanan pada nama pin dan pilih Value… untuk menentukan bentuk sinyal
input.
5. Pada jendela Clock seperti pada Gambar 7bagian kanan pilih Time
PeriodPeriod dan isi perioda sebesar 10 ns
6. Ulangi langkah 2-5 untuk port masukan B tetapi nilai periode sekarang
sebesar 20 ns
7. Ulangi langkah 2-5 untuk port masukan C tetapi nilai periode sekarang
sebesar 40 ns
8. Semua langkah diatas akan menghasilkan seluruh kombinasi sinyal masukan

yang mungkin untuk percobaan ini.
9. Setelah itu pada jendela Simulator Tool pilih tombol Startuntuk memulai
simulasi.
10. Amati hasil simulasi pada jendela tutorial.vwf dan cek apakah hasilnya sudah
sesuai dengan yang diharapkan.
Gambar 7. Tampilan langkah petunjuk g
h. Mengimplementasikan desain
Setelah memastikan rancangan kita sudah benar melalui simulasi secara

fungsional, waktunya untuk mengimplementasikannya pada alat sebenarnya
melalui langkah-langkah berikut:
1. Lakukan kompilasi terhadap program dengan memilih ProcessingStart
Compilation.
2. Siapkan board FPGA Anda, pasang kabel catu daya dan kabel programmer
pada tempatnya masing-masing dan nyalakan board tersebut.

3. Untuk konfigurasi, klik ToolsProgrammer. Klik pada tombol Hardware
setup. Klik pada Add Hardware, untuk UP2 klik 2 kali pada ByteBlasterII dan
klik Close. Sedangkan untuk DE 1 klik 2 kali pada USB-Blaster (Jika tidak ada
minta bantuan asisten untuk menginstall).
4. Kemudian pada bagianModepilihJTAG.
5. Jika file Tutorial1.sof tidak terlihatpada jendela utama programmer, klik Add
Filedan carilah file Tutorial1.sofkemudian klik Open.
6. Sorot nama file, lakukan checklist pada kolom “Program/Configure”,

kemudian klik tombol Startuntuk memprogram FPGA.
7. Sekarang coba mainkan switch 1-3 yang merepresentasikan masukan

A,B,dan C. Lihat apa yang terjadi, apakah full adder yang kita buat sudah
bekerja dengan benar? Jelaskan alasan Anda!
8. Catat hasil percobaan pada BCL Anda.
9.
PERCOBAAN 2B: MENDESAIN FULL ADDER DENGAN PENDEKATAN BAHASA

VHDL
Pada percobaan ini kita akan mendesain full adder dengan pendekatan yang berbeda yaitu
dengan memanfaatkan bahasa VHDL. Sebelumnya praktikan disarankan membaca kembali
bahan-bahan materi kuliah mengenai bahasa VHDL karena dalam praktikum kebanyakan
materi ini tidak akan diulang kembali.
PROSEDUR PERCOBAAN:
a. Membuat Projek Baru Kembali
1. Buat project baru untuk percobaan ini seperti yang telah dilakukan pada
percobaan sebelumnya dengan memperhatikan langkah-langkah di bawah
ini.
2. Klik FileNew Project Wizard
3. Buka directory dan cari folder Tutorial2 untuk menyimpan file-file pada
percobaan ini.
4. Beri nama project dan top level entity: “modul2vhdl”.
5. Klik Next untuk sampai ke jendela yang dapat digunakan untuk

menambahkan file pendukung, lewatkan jendela ini dengan klik Next
kembali
6. untuk yang mendapatkan board UP2 pilih FLEX10K, kemudian dalam bagian
“Available Device” pilih EPF10K70RC240-4. Sedangkan untuk yang
mendapatkan board DE1untuk “Family”pilih CycloneII, kemudian dalam
bagian device pilih EP2C20F484C7. Sedangkan untuk yang mendapatkan
board UP1 pilih FLEX10K, kemudian dalam bagian device pilih EPF10K20.
Setelah itu klik Finish karena untuk langkah berikutnya kita hanya
menggunakan setting default.
b. Memasukkan Desain VHDL
1. Klik File  New, pada jendela yang tampil pilih VHDL File sebagai pilihan
desain dan klik OK. Klik Detach Windows, lalu simpan file tersebut sebagai
modul2vhdl.vhd
2. Anda akan mendapatkan jendela kosong tempat untuk menuliskan kode

VHDL Anda, pada praktikum ini Anda akan diberikan kode sumber VHDL
yang akan dipakai yang ada pada Gambar 8, untuk praktikum selanjutnya hal
ini tidak akan dilakukan untuk melatih Anda .
Gambar 8. Kode VHDL untuk Percobaan 2b
3. Seperti yang telah Anda pelajari, kode VHDL memiliki banyak bentuk
arsitektur dan kode diatas hanyalah salah satunya. Setelah selesai simpan
file tersebut (CTRL+S).
Untuk langkah-langkah berikutnya akan mirip dengan Percobaan2a, oleh

karena itu tidak akan dituliskan kembali. Silahkan ikuti petunjuk Percobaan2a
mulai dari bagian Percobaan ehingga terakhir, tentukan posisi switch
masukan ataupun posisi led 7-segment keluaran sesuai dengan keinginan
Anda. Setelah itu, kerjakan tugas berikut:
1. Pada saat simulasi dan implementasi alat apakah ada perbedaan bentuk
keluaran antara menggunakan skematik dan vhdl, jelaskan.
2. Jelaskan pada laporan menurut Anda, apa kelebihan dan kekurangan

menggunakan vhdl ataupun skematik.

PERCOBAAN 2C: MENDESAIN 4-BIT RIPPLE CARRY ADDER DENGAN VHDL
Kita dapat membangun n-bit adder dengan memanfaatkan kode vhdl sebelumnya melalui
penggunaan kata kunci component. Di bawah ini Anda akan diberikan contoh 4-bit full
adder dengan arsitektur Ripple Carry Adder.
PROSEDUR PERCOBAAN
1. Buatlah folder dan project baru dengan nama project dan top-level entity adder4bit.
2. Tambahkan file vhdl pada project tersebut dan tuliskan kode yang ada pada Gambar
9 (b).
3. Lakukan simulasi secara fungsional seperlunya dan lihat apakah adder4bit kita
bekerja seperti yang diharapkan.Catat hasil percobaan pada BCL Anda.
PENJELASAN VHDL:
Secara umum component digunakan untuk membuat blok-blok IC yang memiliki

karakteristik seperti entity pembangunnya, dalam hal ini fulladder. Disini kita menggunakan
4 blok komponen dari entity fulladder yaitu FA0…FA3.
Untuk menghubungkan kaki-kaki antara blok komponen dengan blok komponen lain atau
gate primitive (AND, OR dsb.) kita menggunakan bantuan SIGNAL. Misalkan pada FA0Cout
dihubungkan dengan SIGNAL C(0) dan pada FA1Cin dihubungkan dengan SIGNAL C(0)
pula, maka antara Cout pada FA0 dan Cin pada FA1 akan secara fisik terhubung seperti
diilustrasikan pada Gambar 9 (a) di bawah ini.
Apabila kita ingin memberikan masukan logika ‘1’ atau ‘0’ secara langsung seperti pada
ilustrasi port input A pada FA0 diatas, maka pada bagian komponen FA0 kita dapat
menuliskan:
FA0: fulladder PORT MAP (A=>’1’,…..);

Disini ‘1’ diartikan angka di dalam kutip adalah berbentuk biner atau karakter tergantung
pemakaiannya.
f ull_adder f ull_adder
VCC
A S A S
B Cout B Cout
C(0)
Cin Cin
FA0 FA1
(a)

(b)
Gambar 9. (a) Ilustrasi fisis program VHDL; (b) Kode vhdl untuk Percobaan 2c
PERCOBAAN 2D: MENDESAIN 4-BIT ADDER DENGAN SKEMATIK

Terkadang membangun rangkaian digital menggunakan skematik bisa lebih mudah
dibandingkan menggunakan vhdl, hal ini karena dengan menggunakan skematik kita
mendapatkan visualisasi dari rangkaian yang kita bangun.
PROSEDUR PERCOBAAN
1. Buatlah project baru dengan nama project dan top-level entity adder4bit2
2. Kopi file pendukung yang bernama FullAdder.bsf dan FullAdder.bdf dari website
labdasar ke dalam folder proyek Anda.
3. Tambahkan file skematik kosong ke dalam project Anda. Ketika Anda membuka
Symbol Tool, Anda akan mendapati direktori baru yang bernama project, di
dalamnya terdapat blok yang bernama FullAdder dan merupakan representasi
skematik dari file pendukung yang kita gunakan.
4. Gunakan blok tersebut dan symbol lainnya untuk membuat rangkaian seperti pada
Gambar 10

5. Lakukan simulasi secara fungsional dan lihat apakah hasilnya sama dengan ketika
kita menggunakan vhdl.Catat hasil percobaan pada BCL Anda.
Gambar 10. Gambar skematik untuk Percobaan2D
TUGAS BONUS
Buatlah project baru untuk membuat 4-bit adder dengan arsitektur CARRY SAVE ADDER 2-bit
atau LOOK AHEAD CARRY ADDER 4-bit.Gunakan Tugas Pendahuluan Anda sebagai
referensi.Anda boleh menggunakan pendekatan vhdl ataupun skematik.
1.6 MENGAKHIRI PERCOBAAN

Prosedur untuk mengakhiri percobaan:
Catatan Laboratorium Anda. Catatan percobaan yang tidak ditandatangani oleh

PERCOBAAN III
RANGKAIAN LOGIKA KOMBINASIONAL

1.1 TUJUAN
1. Mendesain rangkaian sederhana untuk melihat pengaruh waktu tunda
2. Mendesain rangkaian kombinasional berupa decoder BCD-to-7-segment untuk

diimplementasikan di dalam FPGA
3. Menggunakan simulasi fungsional untuk memverifikasi fungsi rangkaian
4. Menggunakan analisis dan simulasi waktu untuk mengidentifikasi worst case delay path
5. Melakukan pengukuran waktu tunda propagasi pada level rangkaian
6. Mengenal level abstraksi dalam perancangan digital.
CATATAN
Untuk seluruh percobaan 3 ini, jika Anda menggunakan design skematik sesuai yang
tertera di modul, maka nilai maksimal yang bisa Anda dapatkan adalah 75.Jika Anda
menggunakan VHDL, maka nilai maksimal yang Anda dapatkan adalah 100.Code
VHDL telah dipersiapkan praktikan sebelum praktikum. Jika ada pelanggaran berupa
copy paste sebagian atau seluruh code VHDL, praktikan dikenai sanksi nilai nol
dan/atau tidak lulus praktikum.
1.2 PERSIAPAN
Pelajari kembali bahan kuliah Anda mengenai rangkaian logika
kombinasional.Pelajari juga keseluruhan petunjuk praktikum untuk modul rangkaian
logika kombinasional ini.Kerjakan Tugas Pendahuluan dan kumpulkan sesuai
ketentuan yang berlaku.
1.3 DASAR TEORI
IMPLEMENTASI FPGA DAN WAKTU TUNDA

Dalam teknologi Altera Cyclone yang kita gunakan, fungsi logika diuraikan oleh software
implementasi kedalam bentuk subfungsi 4-masukan.Setiap subfungsi kemudian
diimplementasikan oleh tabel kebenaran yang bekerja seperti multiplexer dan dibuat
dengan memprogram SRAM yang mendefinisikan fungsionalitas dari FPGA.Setiap tabel
kebenaran memiliki waktu tunda yang berkontribusi ke waktu tunda keseluruhan.Sedangkan
30 Percobaan 3- Rangkaian Logika Kombinasional

untuk membedakan antara rangkaian kombinasional dan sekuensial, dalam subfungsi juga
diberikan sebuah D flip-flop seperti yang terlihat pada Gambar 1 .
Gambar 1. Bentuk subfungsi yang merepresentasikan logika pada FPGA
Penguraian kedalam subfungsi yang dikombinasikan dengan routing interkoneksi

menghasilkan ketidakpastian dalam delay propagasi dari masukan ke keluaran dalam
implementasi rangkaian. Suatu persamaan logika dengan 2 variabel mungkin saja memiliki
waktu tunda yang sama dengan yang menggunakan 4 variabel karena bentuk subfungsi
FPGA.
Perancang yang berpengalaman mungkin bisa menggunakan pengaturan tertentu untuk

menspesifikasikan waktu tunda maksimum yang dapat diterima.Apapun masalahnya, sangat
berguna bagi kita untuk mengetahui berapa waktu tunda dari rangkaian kita.Karena hampir
semua rangkaian kombinasional ditempatkan pada kondisi sekuensial, biasanya kita tertarik
pada worst case delay yang bisa terjadi dalam operasi rangkaian dari masukan rangkaian
kombinasional ke setiap keluaran rangkaian kombinasional.
Estimasi worst case delay ditentukan dengan menambahkan delay perkiraan maksimum
kedalam rangkaian kombinasional termasuk logika dan interkoneksi. Karena ketidakpastian
ini, worst case delay hanya bisa ditentukan setelah proses implementasi selesai termasuk
penguraian menjadi subfungsi dan routing interkoneksi.
Dalam percobaan ini, kita akan membangun dua rangkaian. Dengan rangkaian pertama kita
akan melihat beberapa tipe dari simulasi yang dapat kita gunakan dan melihat kemungkinan
efek dari proses penguraian yang mengimplementasikan rangkaian sebenarnya secara fisik.
Kemudian dengan rangkaian kedua, selain memverifikasi fungsionalitasnya, kita juga akan
mencari worst case delay dari setiap masukan ke setiap keluaran dan akan menggunakan
metode simulasi yang hanya dapat diaplikasikan pada rangkaian sederhana untk mencari
jalur sebenarnya yang ditempuh dimana delay ditemukan. Dengan Mengetahui jalur dari
worst case delay kita kemudian bisa mengukur delay pada setiap titik jalur tersebut di lab.
Delay yang terukur ini bukanlah worst case delay tetapi lebih kepada waktu tunda rata-rata.
BCD-TO-7-SEGMENT CODE CONVERTER

Rangkaian ini digunakan untuk mengkonversikan suatu nilai desimal terkode biner(BCD) ke
pola segmen yang sesuai pada display 7-segmen. Karena nilai BCD adalah angka 4-bit pada
jangkauan 0-9, bagaimana kita memperlakukan nilai 10-15(don’t care atau tidak) akan
berpengaruh pada desain kita.
Percobaan 3- Rangkaian Logika Kombinasional 31

7-segmen biasanya diidentifikasi dalam industri menggunakan huruf a-g seperti pada
Gambar 2 berikut ini:
(a) (b)
Gambar 2. (a)Konvensi penomoran 7-segmen, (b) Pola Display 7-segmen
1.4TUGAS PENDAHULUAN
1. Jelaskan apa yang dimaksud dengan rangkaian kombinasional, berikan satu contoh
rangkaian kombinasional sederhana selain Adder atau materi percobaan ini,
turunkan K-maps dan table kebenarannya!!
2. Perhatikan Gambar 3 dibawah ini, carilah tabel kebenaran dari rangkaian tersebut!
3. Asumsikan kita akan membangun rangkaian pada Gambar 3 dengan komponen

gerbang logika, gambarkan dan jelaskan perkiraan bentuk dari keluaran Y jika kita
mengaplikasikan sinyal kotak pada masukan X!!
Gambar 3. Bentuk rangkaian dalam project sederhana
4. Pelajari rangkaian BCD-to-7-segment, buatlah tabel kebenaran dan K-maps pada

tabel yang tersedia pada bagian akhir modul ini dimana kita menggunakan 4
masukan yang bernama D3(MSB)…D0(LSB) dan 7 keluaran yang bernama A..G,
kemudian buatlah persamaan boolean berbentuk Sum Of Product (SOP)/POS yang
minimal!! (Anggap untuk masukan diluar 0..9 sebagai don’t care dan sinyal
masukan/keluaran adalah active HIGH(‘1’=aktif/menyala).
1.5PERCOBAAN

• Board FPGA tipe UP2 atau DE1
• Catu daya + kabel dan konektor tambahan serta kabel downloader
• Osiloskop

PROSEDUR PERCOBAAN
PERCOBAAN 3A: MEMBUAT RANGKAIAN SEDERHANA

Dalam percobaan ini, Anda akan membuat 2 project, yang pertama diberi nama sederhana
dan hanya terdiri dari satu skematik, yang kedua akan diberi nama bcd dan memerlukan 2
skematik.
PROSEDUR PERCOBAAN:
a. Manajemen File
1. Buatlah direktori baru dengan namaModul3pada direktori praktimum

digital, kemudian di dalamnya buatlah dua direktori baru kembali dengan
nama sederhana dan bcd.
2. Download file yang bernama SisDig_pin_assignment_UP2.qsfbagi yang

mendapatkan board FPGA UP2 ke direktori Modul3 Anda. File tersebut akan
digunakan untuk penempatan pin secara otomatis.
b. Pembuatan Project Sederhana
1. Buat proyek Quartus baru dengan nama sederhana pada direktori

sederhana
2. Download file clockdiv.vhd dan clockdiv.bdf dari web labdasar. Rangkaian

ini akan digunakan untuk memperlambat clock masukan rangkaian
sederhana.
3. Buatlah sebuah file diagram skematik baru bernama sederhana.bdf,

tambahkan file tersebut ke dalam project dan implementasikan rangkaian
pada Gambar4. Berikan nama kaki masukan sebagai CLK[0]. Berikan nama
kaki keluaran yang tersambung ke gerbang NAND (keluaran Y pada Gambar
3) sebagai GPIO[15] dan untuk kaki keluaran yang tersambung dengan
inverter dengan nama GPIO[16].
Gambar 4. Rangkaian Gambar 3 dengan modifikasi

c. Kompilasi project dan Simulasi
1. Untuk keperluan I/O pin kita akan menggunakan file yang sudah ada dan
pada praktikum–praktikum selanjutnya kita akan memakai cara ini. Klik
AssignmentImport Assignment. Pada jendela baru sorot filename
kemudian klik tombol …, pilih file SisDig_pin_assignment_UP2.qsf yang
sudah Anda kopi.
2. Coba klik AssignmentPin Planner seperti pada modul 2, Anda akan

melihat beberapa pin FPGA sudah terhubung dengan suatu nama. Dengan
mencocokkan nama port input/output pada skematik/VHDL kita dengan
nama yang digunakan pada file akan membuat kita tidak perlu
menghubungkan secara manual seperti pada modul sebelumnya. Cek
apakah ada yang belum terhubung.
3. Lakukan compile pada project Anda, jika ada error perbaiki skematik Anda
kemudian ulangi langkah sebelumnya. Pada tahap ini mungkin akan terdapat
banyak warning karena banyak port yang tidak kita gunakan tetapi hal ini
tidak akan menjadi masalah pada percobaan ini.
4. Pertama kita akan menggunakan simulasi Functional seperti pada

percobaan 2. Ikuti langkah-langkah yang telah Anda pelajari pada percobaan
2 untuk melaksanakannya, atur simulasi sehingga sinyal yang dipakai harus
dapat merepresentasikan setiap kemungkinan logika!
5. Simpan hasil simulasi Anda untuk dilampirkan pada laporan Anda.
6. Sekarang, ubahlah Simulation Modemenjadi Timingdan jalankan simulasi

kembali.
7. Catat hasil percobaan pada BCL Anda..
8. Jawab beberapa pertanyaan berikut pada laporan Anda:
i. Apa perbedaan dari kedua mode simulasi tersebut?
ii. Menurut Anda mode simulasi mana yang akan lebih memodelkan
secara akurat kondisi nyata rangkaian yang Anda rancang?
iii. Apakah Anda mengharapkan hasil sebenarnya lebih baik, buruk,

atau sama saja dibandingkan simulasi yang Anda coba dan mengapa
demikian?
PERCOBAAN 3B: MEMBUAT RANGKAIAN BCD

a. Pembuatan project BCD.
1. Buatlah project Quartus baru bernama bcd pada direktori bcd

2. Import pin assignment seperti pada percobaan sebelumnya.
3. Buatlah dua file diagram skematik, yang satu bernama bcd_test.bdf dan
satunya lagi bernama bcd_7seg.bdf (file yang terakhir ini tidak ditambahkan
dalam project).
b. Pembuatan skematik
1. Desainlah sebuah rangkaian decoder BCD-to-7-segment seperti yang

dispesifikasikan diatas dengan menggunakan persamaan Boolean berbentuk
Sum of Product (SOP)/ POS minimal yang sudah Anda kerjakan pada tugas
pendahuluan.
2. Bcd_7seg.bdf: Anda akan mengimplementasikan rangkaian decoder BCD-to-

7-segment pada file skematik ini. Kemudian dalam beberapa kasus untuk
penyederhanaan rangkaian gunakan gerbang NAND gate (BANDx pada
Quartus) misalnya untuk mengimplementasikan logika X 2. X 1. X 0 tanpa
harus menggunakan 3 inverter. Gunakan gerbang logika dan pin
input/output sesuai keperluan. Setelah selesai pilih
FileCreate/UpdateCreate Symbol for Current File. Langkah ini akan
membuat skematik kita bisa digunakan pada skematik lain sebagai blok
fungsi.
3. Bcd_test.bdf :dalam skematik ini Anda akan memasukkan rangkaian BCD-to-

7-segment pada skematik lainnya sebagai blok fungsi dan menghubungkan
input kepada switch dan output dengan 7-segment display. Masukkan blok
bcd_7seg( terdapat di Symbol ToolboxProject) kemudian sambungkan
kaki-kaki pada blok bcd_7seg dengan pin input dan output yang masing-
masing dinamakan seperti pada tabel dibawah ini.
Tabel 1. Penamaan Pin Input/Output
Nama Pin Pada kaki bcd_7seg Nama Pin Input/Output

D3 SW1[3]
D2 SW1[2]
D1 SW1[1]
D0 SW1[0]
A HEX1[0]
B HEX1[1]
C HEX1[2]
D HEX1[3]
E HEX1[4]
F HEX1[5]
G HEX1[6]
c. Pembuatan Netlist dan Simulasi Fungsional
1. Set skematik bcd_test sebagai Top Level entity pada hierarki program. Hal
ini bisa dilakukan dengan memilih ProjectSet as Top-Level Entity.

2. Simulasikan rangkaian untuk setiap kombinasi masukan yang mungkin
dengan menggunakan jenis masukan Overwrite Clock seperti yang dilakukan
pada percobaan sebelumnya.
3. Simpan hasil simulasi Anda untuk dilampirkan pada laporan dan jelaskan
apakah decoder Anda sudah berfungsi dengan benar?
d. Simulasi Timing
1. Lakukan simulasi timing pada rangkaian menggunakan bentuk sinyal

masukan yangsama seperti pada simulasi fungsional. Pastikan simulasi
sudah diset sebagai Timing bukan Fungsional.
2. Compile dahulu project Anda apabila belum dilakukan.
3. Jalankan simulasi dan lihatlah apakah keluaran identik dengan simulasi

secara fungsional (kecuali beberapa delay dan glitch).
4. Jangan tutup jendela simulasi Timing karena akan digunakan untuk analisa
selanjutnya
e. Simulasi Worst Case Delay
1. Periksa bagian Timing Analyzer Summary dan tpd

dariProcessingCompilation Report, kemudian cari pasangan kaki
keluaran-masukan yang memiliki delay maksimal/paling besar. Selanjutnya
kaki masukan dari delay maksimum ini kita beri nama sebagai
MasukanDelay dengan simbol Xi(misalkan Xi=SW1[3])dan keluarannya akan
kita beri nama KeluaranDelay dengan symbol Yj(misalkan Yj = HEX1[0]).
2. Dengan melihat tabel kebenaran dari keluaran Yjcarilah semua nilai set dari
Xi dimana ketika Xi berubah dari ‘0’’1’ atau ‘1’’0’Yj akan berubah pula
nilainya. Misalkan Xi=SW1[3] dan berdasarkan tabel kebenaran saat
masukan SW1[3]=1, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj bernilai 0,
kemudian saat masukan SW1[3]=0, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj
bernilai 1 maka SW1[2], SW1[1], SW1[0] = (1,0,0) adalah nilai set. Ulangi
untuk kombinasi lain hingga Anda mendapatkan seluruh nilai set yang ada.
3. Jawab beberapa pertanyaan berikut pada laporan Anda:
• Berapa delay maksimum dari decoder?
• Apakah nama input dari MasukanDelay yang diberi kode Xi?
• Apakah nama output dari KeluaranDelay yang diberi kode Yj?
4. Apa saja nilai masukan yang Anda dapatkan sebagai nilai set pada point
nomer 2?
5. Laksanakan kembali timing simulation, kali ini Anda hanya memakai
kombinasi nilai input yang mengakibatkan nilai set. Disini kita akan mencari
kombinasi input yang mengakibatkan worst case delay.
6. Buka hasil simulasi pada Simulation Report. Arahkan mouse pada bagian
gambar pulsa, klik kanan dan pilih insert time bar hingga terdapat 2 time bar
pada gambar pulsa.
7. Geserlah time bar hingga yang satunya berada pada posisi ketika input yang
dianggap Xi berubah dan yang satunya pada posisi ketika input yang
dianggap Yj ikut berubah. Geser-geser menggunakan panah di sebelah
kanan tulisan master time bar untuk memposisikan time bar dengan tepat.
Lihat angka yang terdapat diatas time bar dan catat delay dari masing-
masing kombinasi nilai set tersebut!!.
Gambar 5. Contoh menghitung delay jikaXi = SW1[2] dan Yj = HEX1[0]
8. Jawab pertanyaan berikut pada laporan Anda:
• Berapa delay maksimum yang terukur pada simulasi kali ini, apakah
sama dengan yang didapatkan pada langkah 1?
• Untuk kombinasi masukan bagaimana delay maksimum tersebut

didapatkan?
f. Memprogram kedalam FPGA
1. Coba Andadownload program BCDto-7-segmen Anda kedalam board FPGA

yang tersedia, lihat kembali modul 2 untuk cara pemrograman.
2. Mainkan 4 switch yang kita pakai pada percobaan ini dan lihat apakah
program kita sudah berjalan dengan benar.
3. Catat Hasil percobaan pada BCL Anda.
Setelah menyelesaikan ini, simpan seluruh file percobaan3B karena akan digunakan kembali
pada modul 4 dan modul 5. Jika belum selesai maka selesaikan di rumah.

1.6MENGAKHIRI PERCOBAAN
Prosedur untuk mengakhiri percobaan:

PERCOBAAN IV
RANGKAIAN LOGIKA SEKUENSIAL

1.1 TUJUAN
1. Mengerti perbedaan perilaku antara latch dan flip-flop.
2. Mendesain sekuensial rangkaian untuk implementasi didalam FPGA.
3. Mengenal dan memahami cara menggunakan hierarki dalam desain rangkaian
4. Mengenal dan memahami cara menggunakan FPGA sebagai prototype system untuk
memverifikasi fungsi rangkaian.
1.2 PERSIAPAN
Pelajari kembali bahan kuliah Anda mengenai rangkaian logika sekuensial.Pelajari juga
keseluruhan petunjuk praktikum untuk modul rangkaian logika sekuensial ini.Kerjakan tugas
pendahuluan dan kumpulkan sesuai ketentuan yang berlaku.
Bawa rangkaian hasil percobaan Anda pada Modul 3.Jika belum selesai atau masih ada
kesalahan, selesaikan di rumah.
CATATAN
1.3 DASAR TEORI

Dalam percobaan ini, ada dua prinsip rangkaian yang akan didesain. Yang pertama adalah
synchronous binary-coded- decimal(BCD) counter dengan reset asynchronous dan masukan
clock enable untuk mengijinkan konter individu untuk dicascade kedalam multi-digit
synchronous counter. Anda akan mendesain konter ini dari komponen flip-flop dan logika
masukan. Anda juga akan mengkonversikan rangkaian ini kedalam blok hierarki untuk
mempermudah membuat banyak instances dari counter. Untuk menguji counter Anda,
sebuah skematik akan digunakan sebagai test platform akan diberikan untuk Anda.
Rangkaian kedua yang akan didesain adalah counter divide-by-N di mana N adalah suatu
bilangan konstan. Dalam kasus ini, Anda akan mengimplementasikan counter ini
42 Percobaan 4- Rangkaian Logika Sekuensial

menggunakan counter primitive yang memberikan 16-bit counter dengan synchronous reset,
dan hanya menambahkan logika untuk memaksa counter reset pada hitungan yang
diinginkan.
Dalam desain synchronous, usaha kita didasarkan pada asumsi bahwa clock timbul secara
simultan pada setiap flip-flop.Walaupun kelihatannya mudah, sebenarnya memberikan clock
pada semua flip-flop dengan delay yang dapat diterima tidak selalu mudah.Untuk
memfasilitasi hal ini, FPGA memiliki pin, buffer dan routing channel yang khusus digunakan
sebagai pengantar clock.Ketika mengerjakan desain synchronous, kita harus memastikan
bahwa sinyal clock kita menggunakan fasilitas tersebut.
Dalam percobaan ini, Anda juga akan belajar tentang perbedaan dalam time-based behavior
antara latch dan flip-flop. Bit file untuk bagian eksperimen ini akan diberikan. Sebagai
persiapan, baca kembali pelajaran bagian D Latch dan flip-flop.

1. Buatlah tabel keadaan dan nilai masukan dari BCD counter dengan memanfaatkan
table yang berada di akhir modul ini! Lihat bagian awal percobaan3a untuk
spesifikasi system yang akan dibangun.
2. Buatlah K-map untuk masukan D Flip-Flop dengan memanfaatkan table yang berada
di akhir modul ini, kemudian minimisasikan sehingga mendapatkan persamaan
POS/SOP yang minimum!
3. Buatlah rangkaian BCD-counter dan divide by N Anda di rumah dengan mengikuti

petunjuk praktikum Percobaan3a dan Percobaan3b!!
• Upload file Anda ke ftp labdasar folder PraktikanSisDig, buat folder baru
didalamnya dengan nama kelompokxx(xx diisi dengan kode kelompok Anda,mis
A1)
4. Jelaskan tentang latch dan D Flip-Flop!
1.5 PERCOBAAN

• Komputer/PC yang telah terinstal program Quartus II 9.0
• Osiloskop
• FPGA development board, tipe ALTERA UP2 atau DE1 beserta perlengkapannya yang
meliputi:
a. Board FPGA tipe UP2

b. Catu daya+ kabel dan konektor tambahan
c. Kabel downloader‘ByteBlaster II’
Percobaan 4- Rangkaian Logika Sekuensial 43

PROSEDUR PERCOBAAN
Untuk tahapan percobaan Anda akan mendesain dan menguji (dalam simulasi) sebuah BCD
counter yang dapat di-cascade dan sebuah divide-by-N counter.
PERCOBAAN 4A: MENDESAIN DAN MENSIMULASIKAN BCD COUNTER

Kita akan mendesain BCD counter 16-bit menggunakan 4 buah D flip-flop. Dalam kasus ini,
Anda akan menggunakan primitive Altera DFFE yang memiliki 3 masukan pengendali utama.
Yang pertama masukan Clock Enable(ENA) dimana DFF hanya dapat bergerak ke state
selanjutnya ketika ENA=1. Jika ENA=0 DFF akan tetap pada statenya saat ini.
Yang kedua masukan CLRN dimana ketika CLR=’0’ DFF akan menghasilkan keluaran Q=’0’.
Yang ketiga adalah masukan PRN dimana ketika PRN=’0’ DFF akan menghasilkan keluaran
Q=’1’.
Dengan menggunakan 4 DFF, kita memiliki 16 state yang bisa digunakan. Untuk BCD counter
ini kita hanya memakai 10 state untuk menampung keluaran 0-9, sedangkan sisanya tidak
digunakan sehingga program kita harus dirancang untuk tidak akan pernah masuk kedalam
state sisa tersebut.
DFFE
PRN
D Q
ENA
CLRN
inst1
Gambar 1 : DFF yang akan digunakan pada blok BCD counter
Prinsip kerja rangkaian ini sederhana, pulsa yang melalui kaki CLK akan diteruskan ke
masukan clock dari setiap DFF sehingga mereka akan bekerja secara bersamaan. Selama
inpu CE=’1’ dan sinyal clock pada DFF tersedia maka rangkaian BCD akan selalu bergerak ke
state berikutnya. Jika state mencapai angka perhitungan 9 dan CE=’1’, maka state akan
berputar ke posisi 0 dengan sambil menghasilkan pulsa pada pin TC hanya pada saat itu. Jika
CE=’0’, maka rangkaian BCD counter kita akan tetap pada state sekarang hingga kembali
CE=’1’. Jika CLR=’1’ maka rangkaian BCD counter akan kembali ke state 0/reset.
Tabel 1 : Konfigurasi pin input/output yang digunakan pada blok BCD counter

PROSEDUR PERCOBAAN:
a. Membuat Project BCD Counter
1. Buatlah sebuah proyek Quartus baru dengan namaBCD_CNT. Import pin

assignment standard yang kita gunakan.
2. Buatlah sebuah skematik diagram baru yang diberi namaBCD_CNTR. Anda

akan mendesain rangkaian BCD counter dalam file ini dan menggunakannya
untuk membuat sebuah blok rangkaian.
3. Tempatkanlah empat DFFE flip-flop kedalam file skematik BCD_CNTR Anda,

tambahkan pin masukan/keluaran yang dinamakan seperti pada table 1
sebelumnya dan tambahkan gerbang logika yang diperlukan. Karena flip-flop
ini sudah mengimplementasikan clock enable, kita tidak perlu membuat lagi.
Kita hanya butuh menghubungkan bersama-sama semua masukan flip-flop
dengan pin input CE.
b. Mensimulasikan Project BCD Counter
1. Pertama Anda akan melakukan simulasi secarafungsional counter Anda dan

verifikasi apakah sudah benar, debug dan modifikasi seperlunya. Untuk
melakukannya, set BCD_CNTR sebagai top-level entity dengan mengklik tab
Hierarchy, kemudian klik kanan pada Compilation Hierarchy, pilih Setting…
dan didalam General, set top level entity sebagai BCD_CNTR.
2. Compile project Anda, kemudian buka Simulator Tool. Set menjadi

Fungsional dan klik Generate Functional Simulation Netlist. Kemudian, pilih
Open untuk membuka jendela waveform dan gunakan Node Finder[set filter
menjadi Pins:(Unassigned)] untuk memilih seluruh pin input/output
BCD_CNTR. Kemudian set CE menjadi 1 selama simulasi. Set CLK sebagai
10ns clock dan set CLR ke nilai 1 untuk 10ns pertama dan 0 untuk
berikutnya. Save waveform Anda dan lakukan simulasi.
3. Setelah Anda yakin counter Anda bekerja dengan baik, gunakan untuk
membuat hierarchy block yang diberi namaBCD_CNTR.
4. Print skematik BCD counter Anda untuk bahan laporan Anda.

5. Download skematik CNTR_TEST dari halaman web praktikum. Anda akan
menggunakan skematik ini untuk menguji blok counter Anda dalam koneksi
cascade. Tambahkan skematik tersebut ke project Anda dan set sebagai top
level entity. Compile dan buatlah waveform simulasi yang akan mentest
counter dimana dia akan melakukan perhitungan 0-99 dan kembali lagi ke 0.
Setelah disimulasikan, ubah skala waveform simulasi sehingga seluruh
kemungkinan operasi bisa terlihat, print screen dan simpan untuk bahan
laporan Anda.
Gambar 2 : Skematik pada file CNTR_TEST
PERCOBAAN 4B: MENDESAIN DAN MENSIMULASIKAN DIVIDE BY N

COUNTER
Disini Anda akan mendesain counter divide-by-N dimana N = 25175 untuk board UP2,
sedangkan untuk board DE1 gunakan salah satu nilai yaitu N = 24000, N = 27000, atau N =
50000.(Nilai ini akan berguna pada percobaan berikutnya untuk membuat delay 1ms
didasarkan pada FPGA board dengan clock internal).
Pada prinsipnya rangkaian ini akan menghitung banyaknya pulsa CLK yang masuk pada blok
counter 16-bit, jika jumlah pulsa yang masuk =N maka counter akan mengeluarkan nilai
HIGH selama 1 pulsa dan me-reset blok counter sehingga N=0.
PROSEDUR PERCOBAAN:
a. Membuat Project DIVBY_N
1. Buatlah sebuah project baru dengan namaDIVBY_N. Import pin assignment

standard untuk praktikum ini. Buatlah skematik baru bernama DIVBY_N.
2. Download file COUNT16.ZIP dari halaman web praktikum dan ekstrak 2 file
didalamnya(COUNT16.V dan COUNT16.BSF) ke direktori proyek. Ini adalah
file yang berisi symbol dan desain untuk blok COUNT16.

3. Tempatkan satu blok counter COUNT16 dengan klik kanan pada skematik,
pilih Insert Symbol… dan browse untuk mencari COUNT16.BSF. Ini adalah
counter 16 bit dengan masukan reset asynchronous.
4. Tambahkan sebuah kaki masukan, dua buah keluaran, dan logic yang
diperlukan untuk memaksa terjadinya reset sesuai dengan implementasi
counter modulus-2000. Sinyal reset ini juga akan digunakan sebagai
keluaran dari counter Anda.
5. Hubungkan masukan counter Anda ke kaki masukan CLK0 dan hubungkan

keluaran counter dengan HEX1[0] dan GPIO[16] .
6. Dibawah terdapat gambar referensi untuk Divide-by-2000 counter, pelajari

dan ubah rangkaian tersebut seperlunya untuk nilai N yang Anda perlukan
(N=25175).
7. Garis tebal yang terlihat pada gambar 4 adalah BUS. Untuk

menggunakannyaPilihlah ikon Orthogonal Bus Tools yang ada di sebelah
ikon Orthogonal Node Tools yang selama ini kita pakai. Dalam penggunaan
BUS yang disatukan dengan NODE, kita perlu menspesifikasikan nama pin
yang terdapat pada BUS(mis Q[15..0]BUS Q memiliki 16 kabel) dan
NODE(mis Q15  Node tsb terhubung dengan kabel Q15 pada BUS Q) untuk
menandai bahwa NODE tersebut terhubung pada elemen BUS yang mana.
Untuk menspesifikasikannya klik kanan pada BUS/NODE yang akan diset,
kemudian pilih properties. Pada kolom General, Anda dapat menuliskan
nama NODE

Gambar 4 : Contoh rangkaian Divide by N, N=2000
8. Simulasikan secara fungsional desain Anda menggunakan clock 100MHz

untuk mensimulasikan CLK masukan. Lalu, sertakan pada laporan Anda hasil
simulasi yang memperlihatkan satu siklus lengkap untuk keluaran output.
Untuk mendapatkan pengukuran waktu yang akurat, masukkan TimeBar
kedua (klik kanan dan pilih Insert Time Bars…) kemudian tempatkan pada
titik yang sesuai untuk memperlihatkan waktu yang diperlukan oleh satu
siklus keluaran counter.
PERCOBAAN 4C: MENGAPLIKASIKAN RANGKAIAN BCD COUNTER

Untuk pengujian ini kita akan menambahkan rangkaian bcd-to-7-segment yang sudah kita
buat pada modul 3 sehingga Anda dapat melihat secara langsung performa dari rangkaian
BCD counter yang Anda buat.
a. Setting Pengujian
1. Kopi file Bcd_7seg.bdfdari modul 3 kedalam folder project BCD Counter,

pilih FileOpen dan buka file tersebut. Kemudian pilih
FileCreate/UpdateCreate Symbol Files for Current File.
2. Tambahkan 2 simbol bcd_7seg kedalam skematik CNTR_TEST.bdf. Ubah

rangkaian pada file CNTR_TEST.bdf danBuatlah rangkaian seperti pada
gambar 5 di halaman belakang
3. Pada saat merancang bcd-to-7-segment dan BCD counter kita menggunakan

asumsi seluruh keluaran dan masukan adalah active HIGH, untuk itu berikan
inverter seperlunya pada posisi masukan/keluaran yang tidak sesuai dengan
asumsi kita sebelumnya.
4. Untuk input kita akan menggunakan push button untuk CLK dan DIP-switch
untuk yang lainnya,sedangkan output menggunakan 7-segment display. Cek
penggunaan pin FPGA apakah sudah sesuai.Compile program Anda.
5. Setelah selesai perlihatkan dahulu kepada asisten skematik dan pin

assignment yang Anda buat!
6. Download program Anda kedalam board FPGA dan coba mainkan tombol
atau switch yang digunakan pada program ini. Apakah angka-angkanya
cepat berubah? Mengapa?

PERCOBAAN 4D: MENGAPLIKASIKAN RANGKAIAN DIVIDE BY-N COUNTER
a. Setting Pengujian
1. Bukalah project DIVBY_N yang sudah Anda buat.
2. Pakailah kabel jumper pada pin GPIO[16] dan GND, kemudian hubungkan
osiloskop dengan kabel jumper tersebut untuk melihat keluaran rangkaian.
3. Setelah selesai perlihatkan dahulu kepada asisten skematik dan pin

assignment yang Anda buat!
4. Download program Anda kedalam board FPGA dan lihat keluaran osiloskop
Setelah percobaan selesai, simpan seluruh file Modul 4 ini karena akan digunakan kembali
pada Modul 5. Jika belum selesai, maka selesaikan di rumah.


Tabel keadaan dan nilai masukan BCD counter
Karnaugh Map untuk masukan D-flip-flop

PERCOBAAN V
DESAIN UNIT KENDALI

1.1 TUJUAN
1. Mendesain suatu state control unit mengimplementasikan diagram Algorithmic
State Machine (ASM) yang diberikan.
2. Menggunakan simulasi untuk menguji operasi dari pengendali secara independen

dari model rangkaian lainnya.
3. Mengintegrasikan pengendali Anda dengan model rangkaian lainnya untuk menjadi

desain yang berfungsi secara utuh, melakukan pengujian dan debugging yang
diperlukan untuk memastikan bekerja dengan baik.
1.2 PERSIAPAN
Pelajari kembali bahan kuliah Anda mengenai rangkaian unit kendali. Pelajari juga
keseluruhan petunjuk praktikum untuk modul desain unit kendali ini.
Gunakan rangkaian hasil percobaan-percobaan Anda pada Modul 3 dan Modul 4. Jika pada
praktikum Modul 3 dan Modul 4 percobaan-percobaan tersebut belum diselesaikan atau
masih ada kesalahan, selesaikan di rumah sebelum Anda menjalani praktikum Modul 5 ini.
Kerjakan Tugas Pendahuluan dan kumpulkan sesuai ketentuan yang berlaku. Bawa ke
laboratorium seluruh hasil simulasi Modul 5 yang harus Anda kerjakan di rumah (ket: baca
Tugas Pendahuluan Modul 5).
CATATAN
1.3 DASAR TEORI

Dalam percobaan ini Anda akan membangun sebuah system penghitung frekuensi dengan
pendekatan finite state machine. Untuk mewujudkannya kita menggunakan cara yang
sederhana yaitu dengan menghitung banyaknya perubahan sinyal yang berupa variabel C
untuk suatu periode waktu konstan(T). Dari sini kita akan mendapatkan FSIGNAL =C/T.
Percobaan 5-Desain Unit Kendali 53

Untuk penAnda periode waktu konstan kita akan memanfaatkan rangkaian Divide by N
counter yang sudah kita buat dimana rangkaian tersebut akan menghasilkan T=1ms.
Sedangkan untuk menghitung jumlah C dari frekuensi masukan kita akan menggunakan BCD
counter. Kemudian untuk menampilkan jumlah frekuensi yang terhitung dalam satuan KHz
kita menggunakan rangkaian BCD-to-7-segment yang juga sudah kita buat. Terakhir kita
memerlukan blok pengendali untuk mengatur jalannya rangkaian kita.
Kita akan mengembangkan frekuensi counter yang berdasarkan pada diagram blok terlihat
pada gambar1. Blok yang ditebalkan merupakan rangkaian logika yang sudah Anda desain
atau yang akan diberikan.
Semua bagian yang ditebalkan tersebut akan tersedia di sheet skematik FREQCNT.BDF. Isi
dari file ini dapat dilihat pada Gambar 2. Walaupun logika ini sudah cukup lengkap, Anda
masih harus menambahkan flip-flop sinkronisasi ke bagian masukan eksternal,
menambahkan rangkaian untuk menghasilkan pulsa pada transisi input dan membuat
koneksi ke bagian pengendali. Anda akan mendesain pengendali dalam skematik yang
terpisah(CONTROL.BDF) kemudian membuat simbolnya dan menambahkan symbol tersebut
ke skematik FREQCNT.BDF.
54 Percobaan 5-Desain Unit Kendali

Gambar 1 : Blok Diagram Penghitung Frekuensi

Gambar 2 : Isi dari file FREQCNT.BDF
Satu masalah baru yang kita hadapi sekarang adalah sinyal yang akan kita hitung tidak akan
disinkronisasi dengan sinyal clock FPGA kita sehingga ada kemungkinan nilai counter
berubah setiap waktu dan berpotensi untuk membuat hasil yang salah. Lihatlah kembali
masukan Start pada Gambar 1 yang akan digunakan sebagai sinyal pada state logika
berikutnya untuk 2 state flip-flop. Jika hal tersebut berubah pada waktu yang salah, ada
kemungkinan akan terbaca 1 pada salah satu flip flop dan 0 pada lainnya (karena delay yang
berbeda) sehingga membuat state machine kita masuk ke state yang salah. Oleh karena itu
sebelum menggunakan start kita harus mensinkronkan dahulu(menghasilkan START_S)
sehingga sinyal ke state logika berikutnya hanya akan berubah pada waktu yang
diketahui(tepat setelah clock edge).
Untuk menghitung transisi sinyal pada masukan frekuensi counter Anda perlu
membangkitkan sebuah pulsa setiap ada transisi sinyal eksternal dari 0 ke 1. Pulsa ini
kemudian di-AND dengan sinyal dari unit kendali COUNT_ENABLE untuk meng-enable BCD
counter yang mengakibatkan perhitungan BCD-Counter bertambah 1 setiap transisi 01
dari sinyal eksternal yang ingin diukur. Pendeteksian transisi 01 ini bisa dilakukan dengan
state machine sederhana(hanya memerlukan 2 state) dan sebuah input serta sebuah output.
Karena penjelasan tentang sinyal asinkron diluar cakupan praktikum ini, maka Anda hanya
akan mengimplementasikan skema sinkronisasi yang umum digunakan. Setiap Anda
mendesain logika sinkron yang memiliki sinyal asinkron sebagai input, Anda perlu
memastikan bahwa mereka tersinkronisasi dengan clock utama.
Synchronizer dibangun menggunakan rantai flip-flop yang mendapatkan clock dari clock
sinkron seperti yang terlihat pada Gambar 3a. Dalam proyek ini kita akan menggunakan
hanya 1Flip-Flop saja seperti pada Gambar 3b.

Untuk frekuensi counter kita perlu mensinkronkan kedua sinyal input (yang kita hitung
frekuensinya) dan input dari PB1(Start) yang kita gunakan sebagai input kendali untuk state
machine kita. Perhatikan bahwa walaupun pada Gambar 3 flip-flop digambarkan tanpa
set/clear inputs, Anda akan memerlukan input set/clear utnuk memastikan kondisi awal flip-
flop sama seperti yang dispesifikasikan dalam proyek ini.
(a)
DFFE
INPUT PRN OUTPUT
Asinkron D Q Sinrkon
VCC
VCC CLK1 INPUT
VCC
ENA
CLRN
inst2
(b)
Gambar 3: Contoh rangkaian Shynchronizer
Satu hal lagi yang kita butuhkan adalah menambahkan kemampuan reset sinkron ke divide-
by-N counter yang Anda desain pada percobaan Modul 4. Ini merupakan perubahan yang
sederhana, kita hanya butuh menambahkan OR gate dengan inputnya adalah eksternal reset
input dan reset logic seperti yang terlihat pada Gambar 4.
Gambar 4 : Penambahan kemampuan reset sinkron pada rangkaian divide by N(N=2000)

1. Jelaskan tentang rangkaian sinkron dan asinkron!
2. Buatlah tabel state dan persamaan logika keluaran dan masukan dari unit kendali
seperti contoh tabel di halaman 69!
3. Simulasikan rangkaian unit kendali di rumah dengan mengikuti petunjuk praktikum

Percobaan5A dan Percobaan 5B! Catat seluruh hasil simulasi tersebut pada Tugas
Pendahuluan dan BCL Anda. (Keterangan: Kemungkinan besar Anda tidak akandapat
menyelesaikan Praktikum 5 ini di laboratorium apabila seluruh simulasi ini tidak
Anda kerjakan dengan benar di rumah).
4. Lihat petunjuk praktikum Modul 6, pilihlah salah satu proyek yang akan Anda
kerjakan baik yang ada di list ataupun ide rancangan Anda sendiri. Buatlah sebanyak
1 halaman untuk menjelaskan secara umum proyek yang Anda pilih.
1.5 PERCOBAAN

• Board FPGA tipe UP2 atau DE1
• Catu daya + kabel dan konektor tambahan serta kabel downloader
• Osiloskop
• Generator Sinyal
PROSEDUR PERCOBAAN
PERCOBAAN 5A : MERANCANG DAN MENSIMULASIKAN BLOK UNIT

KENDALI
Dalam percobaan ini Anda akan merancang dan mensimulasikan Blok Unit Kendali yang
merupakan salah satu bagian dari rangkaian penghitung frekuensi yang akan kita wujudkan.
Buatlah project baru dengan namaCONTROLdan masukkan skematik baru dengan nama
CONTROL.BSF sebagai tempat Anda membuat unit kendali.
PROSEDUR PERCOBAAN
a. Cara Kerja Blok Unit Kendali
Unit kendali yang akan Anda desain akan beroperasi seperti yang ditentukan pada diagram
algoritma state machine (ASM) yang ditunjukkan pada gambar di bawah (Gambar 5). Pada
diagram ini terdapat tiga keadaan, yaitu:
1. IDLE – kedua counter ditempatkan dalam keadaan reset, dan kontroler akan
tetap pada kondisi ini sampai PB1 ditekan

2. COUNT – BCD counter dinyalakan (enabled) dan kontroler akan tetap pada
kondisi ini sampai counter DIVIDE-BY-N (Ingat N tergantung clock FPGA
Anda, N=25175 untuk UP2) mencapai nilai hitungan akhir dan mengirimkan
pulsa ke pin TIME_UP.
3. WAIT – Kontroler akan tetap pada kondisi ini sampai PB1 dilepaskan. Pada
WAIT, output DATA_STORE =’1’ yang digunakan untuk memasukkan data
BCD counter ke register antara BCD counter dan decoder-7-segment.
Pengendali yang kita rancang akan menggunakan arsitektur One Hot Controller. Karena
terdapat tiga keadaan, maka Anda akan membutuhkan tiga flip-flop. Meskipun metodologi
desain satu flip-flop per keadaan tidak menggunakan jumlah minimal flip-flop, namun desain
yang dibutuhkan untuk keadaan selanjutnya dan logika output akan sangat disederhanakan.
Hasilnya adalah implementasi yang paling cepat dari suatu state machine.
Aturan dasar metodologi desain satu flip-flop per keadaan adalah bahwa hanya ada satu flip-
flop keadaan tunggal (single state) yang akan berisi logika ‘1’ pada setiap waktu, dan bahwa
flip-flop dengan nilai 1 adalah secara definisi merupakan state sekarang. Oleh karena itu,
logika input untuk setiap keadaan flip-flop secara sederhana merefleksikan bahwa hanya
terdapat dua waktu ketika kita ingin menempatkan nilai ‘1’ pada input D flip-flop, yaitu:
1. Flip-flop kini memiliki nilai 1 (state sekarang), dan kondisi agar dapat
bergerak ke state selanjutnya belum terpenuhi, atau
2. Keadaan flip-flop sebelumnya memiliki nilai 1(state sebelumnya), dan

kondisi agar dapat berpindah ke state selanjutnya telah ditemui.

Gambar 5 : Diagram ASM Penghitung Frekuensi
Untuk mendesain unit kendali:
1. Dengan menggunakan diagram diatas, buat suatu ekspresi yang memiliki

hubungan dengan dua kondisi yang dinyatakan di atas dan lalu tulis ekspresi
kondisi untuk setiap DSTATE. Isilah tabel yang telah disediakan untuk Anda
pada halaman akhir modul ini, salin didalam BCL Anda.
2. Dengan menggunakan diagram ASM dan diagram blok, buat suatu ekspresi
untuk sinyal output kontroler TIMER_RESET, COUNT_CLEAR,
COUNT_ENABLE, dan DATA_STORE. Isilah tabel yang telah disediakan untuk
Anda pada halaman akhir modul ini, salin didalam BCL Anda.
3. Tempatkan rangkaian yang dibutuhkan pada skematik CONTROL.BDF Anda,

lalu kemudian implementasikan fungsionalitas yang dibutuhkan.
b. Melakukan Simulasi
Sekarang Anda akan mensimulasikan blok unit kendali untuk melihat apakah ia merespon
dengan baik setiap input sinyal.

1. Tambahkan CONTROL.BDF ke proyek Anda dan buatlah agar ia menjadi top
level entity.
2. Buka tool simulator.
3. Tambahkan sinyal input (START, TIME_UP, RESET, CLOCK) dan sinyal output
(TIMER_RESET, COUNT_CLEAR, COUNT_ENABLE, DATA_STORE, IDLE,
COUNT, WAIT).
4. Buat sinyal gelombang pada input dan jalankan simulasi fungsional untuk
menunjukkan bahwa kontroler Anda bekerja seperti yang ditunjukkan pada
diagram ASM.
1. Apa perbedaan yang signifikan antara asynchronous clear versus

synchronous reset pada suatu flip-flop?
2. Mengapa kita tidak membutuhkan sinkronisasi pada input RESET?
PERCOBAAN 5B : MERANCANG DAN MENSIMULASIKAN RANGKAIAN

PENGHITUNG FREKUENSI
Dalam percobaan ini Anda akan membuat rangkaian penghitung frekuensi memanfaatkan
blok unit kendali yang Anda buat pada percobaan5A
a. Manajemen File
1. Buatlah sebuah proyek Quartus baru dengan nama FREQCNT. Kopi file
bcd_7seg.bsf , bcd_7seg.bdf, bcd_cntr.bsf, bcd_cntr.bdf , count16.v dan
CONTROL.bsf dari percobaan Anda sebelumnya ke direktori proyek ini.
Update pin assignment untuk proyek seperti yang Anda lakukan pada
percobaan sebelumnya.
2. Download file FREQCNT.BSF dari web labdasar dan masukkan kedalam

direktori proyek.
3. Sinyal eksternal yang dibutuhkan terangkum di bawah ini.
Tipe Nama Nama net Pin FPGA Tujuan

sinyal
INPUT 2.000 MHz CLK0 10 Master clock untuk FPGA
INPUT Start PB1 28 Sinyal untuk menginisiasi
suatu frequency capture

INPUT Reset PB4 35 Master reset signal, ketika
aktif maka kontroler harus
diletakkan dalam keadaan
IDLE dan reset/CLR semua
flip-flop penyinkronisasi ke 0
INPUT External GPIO[16] 36 Sinyal eksternal yang akan
Signal diukur
OUTPUT IDLE HEX1[0] 48 Indikator untuk keadaan
IDLE, dihubungkan ke QIDLE
OUTPUT COUNT HEX1[6] 49 Indikator untuk keadaan
COUNT, dihubungkan ke
QCOUNT
OUTPUT WAIT HEX1[3] 50 Indikator untuk keadaan
WAIT, dihubungkan ke QWAIT
b. Integrasi Desain
1. Buka proyek Anda, tambahkan FREQCNT.BDF ke proyek, lalu buatlah itu

menjadi top level entity.
2. Buka CONTROL.BSF dan buatlah simbol dari file tersebut. Tambahkan

symbol ke FREQCNT.BDF dan lengkapi logika pada FREQCNT.BDF. Anda
harus menambahkan:
a. Synchronizer pada sinyal yang membutuhkan.
b. Logika sehingga BCD counter hanya enabled jika COUNT_ENABLE

adalah 1 dan input sinyal eksternal memiliki transisi dari 0 ke 1.
c. Hubungan rangkaian seperti yang dibutuhkan.
3. Implementasikan desain Anda
4. Lakukan simulasi secara fungsional dari rangkaian Anda.
CHECKPOINT: Tunjukkan skematik Anda,hasil simulasi dan file pin-out untuk

membuktikan penempatan pin yang benar pada asisten Anda.
c. Implementasi Rangkaian Penghitung Frekuensi
1. Pastikan sinyal generator dalam keadaan OFF. Jangan dulu menyambungkan

generator sinyal tersebut ke board FPGA.
2. Nyalakan osiloskop dan sambungkan probe channel A1 ke mini-grabber

pada kabel yang berasal dari generator sinyal (yang berwarna hitam adalah
ground).

3. Nyalakan daya dari generator sinyal dan atur generator sinyal untuk
mendapatkan gelombang persegi 0-3,3V pada frekuensi 25kHz. Pastikan
sinyal tersebut dengan menggunakan osilokop. Pastikan asisten Anda
memeriksa generator sinyal SEBELUMAnda menyambungkannya ke board
FPGA.
4. Matikan sinyal generator
5. Sambungkan mini grabber hitam dan probe ground osiloskop ke pin

GROUND pada board FPGA. Sambungkan mini grabber merah dan probe
osiloskop ke pin GPIO[16].
6. Lakukan urutan POWER UP.
7. Pastikan bahwa Anda masih memiliki gelombang persegi 0-3,3V pada 25kHz.
8. Download file freqcnt.sof Anda ke board FPGA.
9. Jika rangkaian Anda bekerja dengan baik, Anda seharusnya dapat menekan
PB4 (reset) dan kontroler akan menuju keadaan IDLE (HEX1[0] bersinar)
ketika PB4 tersebut dilepaskan. Kemudian, setiap kali Anda menekan PB1
(start), display akan mengupdate ke “25” dan kontroler akan tetap pada
kondisi WAIT (HEX1[3] bersinar) sampai PB1 dilepaskan. Karena BCD counter
di-enable-kan selama interval 1ms, display akan dapat langsung dibaca
dalam kHz. (Karena keadaan COUNT hanya terjadi selama 1 ms, Anda tidak
dapat melihat HEX1[6] bersinar.)
10. Ubah frekuensi generator sinyal dan uji operasi dari frekuensi counter.
Buatlah perubahan yang perlu dari desain Anda dan tes operasinya lagi.
Ketika Anda yakin operasinya berjalan baik, beritahu asisten
Anda.CHECKPOINT: Pastikan instruktur Anda memeriksa operasi dari
frekuensi counter Anda.
11. Lakukan urutan POWER DOWN.
12. Print kedua halaman skematik dan serahkan dengan laporan.
1. Jika display frekuensi counter menunjukkan “25”, apakah itu berarti input sinyal
harus 25kHz? Jika tidak, apakah kemungkinan lainnya?
2. Berapakah jumlah flip-flop minimum untuk mendesain FSM ini? Apa sajakah
keuntungan/kerugian dibandingkan menggunakan metode 1 flip-flop per
keadaan?


2. Periksa lagi lembar penggunaan meja. Praktikan yang tidak menAndatangani lembar
3. Pastikan asisten telah menAndatangani catatan percobaan kali ini pada Buku
Catatan Laboratorium Anda. Catatan percobaan yang tidak ditAndatangani oleh
TABEL UNTUK TUGAS PENDAHULUAN

Logika input untuk flip-flop state
State Ekspresi menggambarkan Ekspresi menggambarkan Ekspresi logika
kondisi yang diperlukan untuk kondisi yang diperlukan untuk masukan
tetap pada state ini masuk ke state ini
IDLE DIDLE =
COUN DCOUNT =
T
WAIT DWAIT =
Logika keluaran untuk unit kendali

Ekspresi logika sinyal keluaran
TIMER_RESET =
COUNT_CLEAR =
COUNT_ENABLE =
DATA_STORE =

PERCOBAAN VI
PROYEK PERANCANGAN RANGKAIAN DIGITAL

1.1 TUJUAN
1. Menspesifikasikan suatu sistem digital sederhana
2. Membagi sistem menjadi satu atau lebih jalur data dan kendali
3. Mendesain jalur data untuk sistem
4. Mendesain kendali untuk sistem
5. Mengintegrasikan jalur data dan kendali kedalam sistem secara keseluruhan
6. Melakukan tes menyeluruh terhadap sistem
7. Mengimplementasikan sistem digital menggunakan FPGA dan komponen tambahan

yang diperlukan
8. Menguji dan menganalisa sistem yang sudah dibangun
PERSIAPAN
Pelajari kembali bahan kuliah Anda dan petunjuk praktikum yang sudah Anda
dapatkan.Kerjakan tugas pendahuluan dan kumpulkan sesuai ketentuan yang berlaku.
1.2 PILIHAN PROYEK STANDAR

Percobaan ini terdiri dari tahapan desain, implementasi, dan pengujian sistem yang dibuat
oleh timAnda. Diharapkan proyek Anda dapat selesai pada waktu yang ditentukan.
Jika Anda tidak memiliki ide sendiri untuk tugas proyek ini, dibawah ini ada beberapa proyek
yang bisa Anda kerjakan. Patut dicatat bahwa kompleksitas dari sebagian besar proyek ini
hanyalah tingkat mudah hingga sedang sehingga akan mempengaruhi nilai maksimal yang
bisa didapat untuk modul ini.
4-BIT SERIAL ALU

Harus terdiri dari dua shift register, satu untuk operand pertama dengan hasilnya dan yang
lainnya untuk operand kedua. ALU harus bisa melakukan delapan operasi yang berbeda
termasuk penambahan dan pengurangan 2’s complement.Fasilitas Input operand harus
disertakan. ALU boleh diberikan clock ataupun dikendalikan secara manual.
Percobaan 6-Proyek Perancangan Rangkaian Digital 65

4-BIT MULTIPLIER
Harus berbentuk sekuensial menggunakan prinsip shift dan penjumlahan dengan 4-bit
operand dan 8-bit hasil. Fasilitas input operand harus disertakan. Operasi harus berjalan
secara otomatis setelah proses input operand selesai. Boleh menggunakan clock secara
manual, tetapi hanya sejumlah yang dibutuhkan untuk proses perkalian saja, jumlah ini tidak
boleh secara manual dihitung. Ketika proses perkalian selesai, hasilnya harus tetap
terpampang bagaimanapun ada clock yang diaplikasikan. Hasil hanya akan terhapus ketika
operand baru dimasukkan atau proses perkalian baru dimulai.
4-BIT DIVIDER
Harus menggunakan prinsip shift dan penjumlahan dengan 4-bit pembagi dan 8-bit hasil
pembagian. Fasilitas input operand harus disertakan. Pemberian clock dan penghitungan
jumlah langkah pembagian boleh dilakukan secara manual, tetapi control seperti kapan
harus mengurangi pembagi harus otomatis.
VARIABLE-SPEED CHASER LED

Serangkaian LED harus menyala secara bergantian dari kiri ke kanan atau kanan ke kiri
dengan kecepatan seolah-olah LED itu bergerak.Empat kecepatan yang berbeda harus bisa
diberikan melalui switch. Arah pergerakan harus bisa diubah menggunakan switch yang lain.
Frekuensi clock kedalam rangkaian dibuat konstan.
ASYNCHRONOUS COMBINATION LOCK

Kunci kombinasi ini minimal harus memiliki 4 buah symbol masukan 2-bit sebagai kombinasi
dan terlihat kepada pengguna sebagai rangkaian asinkron.Sebenarnya itu merupakan
rangkaian sinkron dengan clock yang cepat dan sinkronisasi dengan masukan pengguna.
Untuk kombinasi input yang diberikan, rangkaian akan bergerak ke suatu state dan berputar
disana hingga masukan berubah ke symbol yang baru. Artinya kombinasi masukan tidak
boleh terdiri dari symbol yang sama dimasukkan secara berurutan. Kunci akan tertutup
dengan menggunakan RESET asinkron.
THUNDERBURD TAILLIGHTS
Gunakan empat buah LED untuk setiap lampu belakang. Dua LED pada setiap sisi harus
menyala ketika penggunaan malam(1 switch ditekan), Keempat LED pada setiap sisi harus
menyala ketika rem diinjak(1 Push Button ditekan) dan Keempat LED harus menyala secara
bergantian kearah luar pada sisi yang bersesuaian untuk sinyal belok kiri dan kanan(2
Switch). Jika rem aktif bersamaan dengan sinyal belok aktif, kedua pola akan muncul secara
bergantian. Pada keadaan darurat(1 switch), kedelapan LED akan berkedip-kedip dengan
frekuensi yang dapat dilihat.
LED PING-PONG
Bola pingpong akan dimodelkan oleh sebuah LED yang menyala dimana dia akan bergerak
dari ujung ke ujung. Salah satu ujung satu push button harus ditekan untuk memukul bola
sehingga bola pingpong akan bergerak ke ujung yang lainnya. Proyek ini memiliki tingkat
kesulitan cukup tinggi sehingga akan mendapat nilai maksimal lebih tinggi.
66 Percobaan 6-Proyek Perancangan Rangkaian Digital

1.3PETUNJUK DESAIN:
1. Anda wajib menggunakan VHDL dalam penegerjaan tugas Anda. Disarankan
menggunakan pendekatan struktural bukan behavioral.
2. Import pin assignment/buat pin assignment baru seperti percobaan sebelumnya

untuk menspesifikasikan lokasi pin.
1.4TUGAS PENDAHULUAN
Sebelum memulai perancangan dan merealisasikan rangkaian yang akan dibuat, Anda perlu
menjawab pertanyaan-pertanyaan berikut. Jawablah pertanyaan-pertanyaan di bawah ini
secara kelompok dan dikumpulkan sebagai laporan saat Anda melaksanakan praktikum
modul ini.
1. Tulislah secara jelas dan lengkap spesifikasi dari sistemyang akanAnda bangun. Anda
boleh menggunakan struktur formal seperti table kebenaran, diagram keadaan,
ASM, atau statemen Register Transfer Language apabila dibutuhkan.
2. Tuliskan pembagian desain untuk setiap anggota tim agar pada saat presentasi
memudahkan asisten untuk mengarahkan pertanyaan.
3. Lakukan desain dan pembuatan code VHDL
4. Rancanglah strategi pengujian untuk desain Anda yang akan menguji secara
keseluruhan fungsinya.
5. Simulasikan secara fungsional desain Anda dan debug apabila diperlukan.
6. Persiapkan tugas Anda agar bisa diimplementasikan dalam FPGA UP2 dan DE1,
pastikan pin assignment sudah sesuai dengan yang diharapkan
7. Lakukan simulasi timing jika memungkinkan.
8. Catat hasil percobaan pada BCL Anda
9. Lampirkan Surat pernyataan yang menjelaskan kontribusi setiap anggota tim dalam
proyek
Kumpulkan laporan untuk setiap kelompok dengan isi:
1. Spesifikasi berikut algoritma dari sistem Anda
2. VHDL code untuk sistem Anda
3. Strategi pengujian yang digunakan
4. Hasil simulasi secara fungsional dan timing jika ada

5. Analisis dan Kesimpulan.
1.5PELAKSANAAN PRAKTIKUM
Pelaksanaan praktikum dilakukan sebagai berikut:
1. Setiap kelompok harus dapat mempresentasikan hasil rancangan selama ± 15 menit.

Presentasi berisi penjelasan tentang latar belakang pemilihan, manfaat rancangan,
spesifikasi teknis, prosedur pengerjaan dll.
2. Setiap kelompok merealisasikan rangkaian yang telah didesain menggunakan FPGA
3. Tanya jawab (diskusi) dengan asisten praktikum tentang rangkaian yang telah
direalisasikan selama ± 15 menit.
4. Revisi dan evaluasi.
1.6KRITERIA PENILAIAN
Proyek Andaakan dinilai berdasarkan tiga kriteria utama yaitu fungsionalitas, kompleksitas,
dan implementasi(bagaimana logika sistem dibangun). Demonstrasi harus memperlihatkan
bahwa desain Anda dapat menangani kasus input yang diinginkan dan bekerja dengan
benar. Asisten Anda diperbolehkan mencoba untuk memberikan input yang special (tetapi
masih wajar) dalam rangka menguji proyek Anda lebih jauh. Setiap anggota tim juga akan
ditanya untuk menjelaskan bagaimana masing-masing bagian dari proyek bekerja.
Sebuah proyek yang berhasil dengan tingkat kompleksitas yang normal dan
diimplementasikan secara efisien akan mendapatkan nilai sekitar 80. Pengurangan akan
diberikan untuk kekurangan secara fungsional, atau ketidakmampuan dari masing-masing
anggota tim untuk menjelaskan bagaimana desain proyeknya bekerja. Proyek dengan
kompleksitas yang lebih tinggi akan mendapatkan nilai yang lebih tinggi jika berhasil.
Pastikan pada saat mendemonstrasikan kepada asisten untuk menjelaskan kelebihan dari
proyek Anda jika ada. Satu hal yang perlu diperhatikan, hanya mahasiswa yang berhasil
menyelesaikan project dengan maksimal yang berpeluang memperoleh nilai A untuk mata
kuliah Praktikum Sistem Digital ini.
Adapun presentasi penilaian adalah sebagai berikut:
NILAI POKOK :
Berdasarkan kompleksitas proyek(80-100 point)
FAKTOR PENGALI :
1. Tugas Pendahuluan:20%
a. Algoritma kerja sistem(5%)
b. Jumlah dan efektifitas komponen yang digunakan (5%)
c. Desain rangkaian(5%)
d. Simulasi rangkaian(5%)
2. Presentasi: (20%)
a. Fungsi rangkaian
b. Batasan kerja alat
c. Cara presentasi
3. Implementasi : (30%)
a. Waktu(5%)
b. Kerapihan(10%)
c. Fungsionalitas (15%)
4. Demo dan Verifikasi : 15%
5. Analisa dan Kesimpulan : 10%
6. Jurnal : 5%

SURAT PERNYATAAN
EL-2195 : PRAKTIKUM SISTEM DIGITAL
Surat pernyataan ini dibuat oleh :

Nama : ___________________________
NIM : ___________________________
Tulislah persentasi usaha dimana jumlah persentase antara Anda dengan rekan timAnda
adalah 100%. Tulislah bagian pekerjaan yang dikerjakan oleh anggota tim dan komentar
pribadi Anda pada kolom dibawah nama masing-masing.
Nama Anggota Tim(Anda) Persentase usaha
___________________ ____________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
Nama Anggota Tim(Rekan Anda) Persentase usaha
___________________ ____________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________
_________________________________________________________

72 Apendix A
APENDIKS A Petunjuk Pembuatan Rangkaian
Elektronik Pada Breadboard
BREADBOARD
Gambar 1 Implementasi rangkaian joystick motor driveruntuk Robot pada breadboard [1]
Breadboard adalah suatu perangkat yang seringkali digunakan untuk melakukan
implementasi suatu rancangan rangkaian elektronik secara tidak disolder (solderless)
(Gambar 1). Implementasi rancangan yang demikian bertujuan untuk menguji-coba
rancangan tersebut yang biasanya melibatkan pasang-bongkar komponen. Bentuk
implementasi lainnya adalah implementasi dengan melakukan penyolderan komponen
yang dikerjakan pada PCB (Printed Circuit Board) (Gambar 2).
A-1
Gambar 2Implementasi rangkaian joystick motor driveruntuk Robot pada PCB[1]
Tampak pada Gambar 1 bahwa breadboard memiliki lubang-lubang tempat
terpasangnya kaki-kaki komponen dan kawat kabel. Lubang-lubang tersebut
adalahsesungguhnya soket-soket dari bahan logam (konduktor) yang tersusun
sedemikian sehingga ada bagian lubang-lubang yang terhubung secara horizontal dan
ada yang terhubung secara vertikal.
Gambar 3 Jenis-jenis breadboard

Gambar 3 adalah gambar jenis-jenis breadboard yang dimiliki oleh Lab Dasar Teknik
Elektro STEI ITB.Setidaknya ada empat bagian penting yang harus diperhatikan sebelum
menggunakan breadboard (lihat Gambar 4):
 Pada bagian ini lubang-lubang breadboard saling terhubung secara vertikal. Tiap
set lubang pada bagian ini terdiri dari lima lubang yang saling terhubung.
 Pada bagian ini lubang-lubang breadboard saling terhubung secara horizontal. Tiap
set lubang pada bagian ini terdiri dari 25 lubang yang saling terhubung. Perhatikan
bahwa pada tiap set lubang tersebut terdapat jarak pemisah antar lubang yang
lebih besar setiap lima lubang.
 Bagian ini adalah pemisah yang menyatakan bahwa bagian lubang-lubang
breadboard yang saling terhubung secara vertikal di sebelah atas tidak terhubung
dengan bagian lubang-lubang breadboard di sebelah bawah.
 Bagian ini adalah pemisah yang menyatakan bahwa bagian lubang-lubang
breadboard yang saling terhubung secara horizontal di sebelah kiri tidak
terhubung dengan bagian lubang-lubang breadboard di sebelah kanan. Pada
A-2 Apendix A
banyak jenis breadboard, pemisah ini ditandai dengan jarak pemisah yang lebih
besar daripada jarak pemisah antar set lubang pada bagian b.
b
a
d
Gambar 4 Bagian-bagian yang harus diperhatikan pada breadboard
Breadboard dapat bekerja dengan baik untuk rangkaian ber-frekuensi rendah. Pada
frekuensi tinggi, kapasitansi besar antara set lubang yang bersebelahan akan saling
berinterferensi.
MERANGKAI KABEL, KOMPONEN DAN INSTRUMEN
KABEL
Kabel yang digunakan untuk membuat rangkaian pada breadboard adalah kabel dengan
isi kawat tunggal (biasanya) berdiameter #22 atau #24 AWG. Untuk menghasilkan
pemasangkan yang baik pada breadboard, kupas kedua ujung kabel sehingga diperoleh
panjang kawat (yang sudah terkupas) sekitar 12 mm. Kemudian pastikan seluruh bagian
kawat yang sudah terkupas tadi masuk ke dalam lubang breadboard.
Biasakan memasang kabel pada breadboard dengan rapih sejak awal. Hal ini akan
mempermudah penelusuran sebab terjadinya kesalahan akibat salah pasang kabel,
misalnya. Berikut ini adalah berbagai petunjuk penting lainnnya yang harus diperhatikan
dalam membuat rangkaian pada breadboard:
 Pastikan Power Supply dalam keadaan mati atau tidak terpasang para breadboard
ketika merangkai komponen dan kabel pada breadboard
 Pahami (jika belum ada, buat) terlebih dahulu skema rangkaian elektronik yang
akan diimplementasikan pada breadboard. Dengan demikian, kemungkinan
terjadinya kesalahan akan lebih kecil.
A-3
 Tandai setiap kabel atau komponen yang telah terpasang dengan benar, misalnya
dengan spidol.
 Gunakan kabel sependek mungkin. Kabel yang terlalu panjang berpotensi
membuat rangkaian pada breadboard menjadi tidak rapih. Selain itu, kabel yang
terpasang terlalu panjang dan berantakan dapat menghasilkan interferensi berupa
sifat kapasitif, induktif dan elektromanetik yang tidak diharapkan.
 Usahakan kabel dipasang pada breadboard dengan rapih dan, jika memungkinkan,
tubuh kabelnya mendatar pada breadboard.
 Rangkai komponen (hubungkan suatu komponen dengan komponen-komponen
lainnya) secara langsung tanpa menggunakan tambahan kabel jika itu
memungkinkan
 Usahakan tidak menumpuk komponen atau kabel (komponen/ kabel yang akan
dipasang tidak melangkahi komponen/ kabel lain yang telah terpasang). Hal ini
akan menyulitkan pengecekan rangkain yang telah diimplementasikan pada
breadboard. Selain itu, akan menyulitkan bongkar-pasang komponen ketika
diperlukan.
 Usahakan menggunakan warna kabel berbeda untuk membuat koneksi yang
berbeda. Misalnya mengunakan kabel warna merah untuk koneksi ke Power
Supply dan menggunakan kabel warna hitam untuk koneksi ke ”ground”.
KOMPONEN
Gambar 5 Pemasangan IC pada breadboard
Pada prinsipnya, komponen-komponen elektronik seperti resistor, kapasitor atau

Integrated Circuit (IC) dapat dipasang secara langsung pada lubang breadboard. Khusus
untuk resistor, kaki resistor dengan rating daya lebih dari 0.5 W tidak cocok untuk
digunakan pada breadboard karena ukuran kakinya yang terlalu besar. Namun ini tidak
menjadi masalah karena praktikan hanya menggunakan resistor dengan rating daya
0.25 W di dalam praktikum ini. Di bawah ini adalah beberapa hal penting lainnya yang
berkaitan dengan komponen secara khusus :
 Ingatlah bahwa IC (terutama MOS) dapat rusak akibat listrik statik, termasuk listrik
statik di dalam tubuh kita. Di negara subtropis, karena kelembaban sangat rendah,
A-4 Apendix A
gesekan-gesekan pakaian dengan material lain dapat membangkitkan listrik statik
pada tubuh. Listrik statik ini dapat membentuk tegangan tinggi sesaat bila kita
menyentuk kaki-kaki komponen dan menyebabkan kerusakan. Tapi, karena kita
berada di negara tropis yang berkelembaban tinggi, pengumpulan listrik statik tadi
tidak signifikan.
 Sebelum mencoba dipasang pada breadboard, pastikan kaki-kaki IC lurus. Bila
tidak lurus, gunakan tang untuk meluruskan/ memperbaiki kaki-kaki IC tersebut.
Demikian juga ketika akan mencopot IC dari breadboard; gunakan pinset dengan
cara mencungkil kedua ujung IC tersebut. Usahakan tidak terjadi sudut (antara
badan IC dan breadboard) lebih besar dari 10 sehingga dapat meminimalisasi
kemungkinan bengkoknya (bahkan patahnya) kaki-kaki IC.
 Pastikan ikuti Gambar 5 untuk pemasangan IC pada breadboard. Dengan
demikian, kaki-kaki IC tidak saling terhubung.
 Perhatikan rating tegangan kapasitor. Jika menggunakan kapasitor elektrolit,
perhatikan polaritasnya. Pemasangan polaritas yang terbalik akan menyebakan
rusaknya kapasitor.
 Pastikan kapasitor dalam keadaan dischargesebelum dipasang. Jika ragu,
hubungkan kedua kaki kapasitornya. Lakukan dua kali untuk kapasitor yang sama
karena ada kalanya kapasitor masih memiliki muatan sisa setelah discharging yang
pertama.
INSTRUMEN
Di bawah ini adalah hal-hal penting yang harus diperhatikan ketika menggunakan/
menghubungkan instrumen laboratorium ke rangkaian di breadboard:
 Gunakan kabel yang tepat untuk menghubungkan suatu instrumen ke breadboard
(lihat Kabel Aksesoris). Pegang badan konektor (bukan badan kabelnya) saat
memasang dan mencabut kabel.
 Untuk percobaan yang menggunakan Generator Signal dan Power Supply:
nyalakan Power Supply terlebih dahulu, lalu nyalakan Generator Signal. Jika
dilakukan dengan cara sebaliknya, akan menyebabkan kerusakan pada IC.
Demikian juga ketika mengakhiri: matikan Generator Signal terlebih dahulu,
kemudian matikan Power Supply.
DAFTAR PUSTAKA
[1] www.robotroom.com
[2] Y. Tsividis, A First Lab in Circuits and Electronics, Jons Wiley and Sons, 2001
A-5
A-6 Apendix A
APENDIKS B Instrumen Dasar dan Aksesoris
INSTRUMEN DASAR
MULTIMETER
Di dalam praktikum yang akan dilakukan nanti, praktikan akan menggunakan dua
macam multimeter, yaitu multimeter analog dan multimeter digital (Gambar 1).
Gambar 6 Multimeter digital (kiri) dan multimeter analog (kanan)
GENERATOR SINYAL
Generator sinyal adalah instrumen yang menghasilkan/ membangkitkan berbagai
bentuk gelombang: sinus, kotak dan gergaji.
Gambar 7 Generator sinyal
OSILOSKOP
Osiloskop adalah instrumen ukur yang dapat menampilkan visualisasi dinamis signal
tegangan yang diukurnya.
Apendix B B-1
Gambar 8 Osiloskop
POWER SUPPLY
Perangkat ini adalah instrumen sumber tegangan dan sumber arus. Gambar 4 adalah
gambar Power Supply yang dimiliki oleh Labdas. Jika anda menggunakan jenis Power
Supply seperti yang ditunjukan oleh gambar di sebelah kanan, pastikan lampu ”Output”
menyala agar kit praktikum yang telah anda hubungkan pada Power Supply tersebut
bekerja.
Gambar 9 Power Supply
B-2 Apendix B
KABEL AKSESORIS
KABEL KOAKSIAL
Kabel koaksial memiliki jenis konektor yang berbeda-beda untuk fungsi yang berbeda
pula. Pada bagian ini akan ditunjukan berbagai jenis kabel koaksial berdasarkan
konektor yang terpasang.
BNC – 1 banana/ 4 mm
Gambar 10 Kabel koaksial dengan konektor BNC dan 1 banana
Gambar 11 Konektor BNC (dua gambar kiri) dan 1 banana+lubang untuk kabel ground
(paling kanan)
Di dalam penggunaanya, kabel seperti tampak pada Gambar 5 akan digunakan

bersama-sama dengan kabel seperti pada Gambar 7. Salah satu ujung kabel Gambar 7 di
dipasangkan pada lubang konektor untuk Ground (Gambar 5).
Apendix B B-3
Gambar 12 Kabel isi kawat tunggal berdiameter 4 mm yang terpasang konektor stackable
banana di kedua ujungnya
bnc – 2 unstackble banana/ 4 mm
Gambar 13 Kabel koaksial dengan konektor BNC dan 2 buah unstackable banana
Gambar 14 Konektor unstackabel banana
B-4 Apendix B
BNC – Probe kait dan jepit buaya
Gambar 15 Kabel koaksial dengan konektor BNC dan probe kait + jepit buaya
Kabel ini adalah aksesoris Osiloskop. Pada konektor BNC dan probe kait terdapat
fasilitas adjustment.
adjustment
redaman
skrup
adjustmen
Gambar 16 (Dari kiri) konektor BNC dengan skrupadjustment (lubang), probe jepit dengan
adjustment redaman dan capit buaya (untuk dihubungkan ke Ground)
ADAPTER
Adapter digunakan untuk menghubungkan dua atau lebih konektor yang berbeda jenis.
Apendix B B-5
bnc t-connector
Gambar 17 Adapter BNC T-connector
bnc – banana/ 4 mm terminal (binding post)
Gambar 18 Adapter BNC – 4 mm terminal
KABEL 4 mm
Selain telah ditunjukan pada Gambar 7, kabel 4 mm bisa saja memiliki konektor yang
lain, misalnya konektor jepit buaya satu atau kedua ujungnya.
B-6 Apendix B
APENDIKS C
Cara Menggunakan Generator Sinyal
Generator sinyal merupakan suatu alat yang menghasilkan sinyal/gelombang sinus (ada
juga gelombang segi empat, gelombang segi tiga) dimana frekuensi serta amplitudanya
dapat diubah-ubah. Pada umumnya dalam melakukan praktikum Rangkaian Elektronika
(Rangkaian Listrik), generator sinyal ini dipakai bersama-sama dengan osiloskop.
Beberapa tombol/saklar pengatur yang biasanya terdapat pada generator ini adalah:
1. Saklar daya (power switch): Untuk menyalakan generator sinyal, sambungkan
generator sinyal ke tegangan jala-jala, lalu tekan saklar daya ini.
2. Pengatur Frekuensi: Tekan dan putar untuk mengatur frekuensi keluaran dalam
range frekuensi yang telah dipilih.
3. Indikator frekuensi: Menunjukkan nilai frekuensi sekarang
4. Terminal output TTL/CMOS: terminal yang menghasilkan keluaran yang kompatibel
dengan TTL/CMOS
5. Duty function: Tarik dan putar tombol ini untuk mengatur duty cycle gelombang.
6. Selektor TTL/CMOS: Ketika tombol ini ditekan, terminal output TTL/CMOS akan
mengeluarkan gelombang yang kompatibel dengan TTL. Sedangkan jika tombol ini
ditarik, maka besarnya tegangan kompatibel output (yang akan keluar dari terminal
output TTL/CMOS) dapat diatur antara 5-15Vpp, sesuai besarnya tegangan yang
kompatibel dengan CMOS.
7. DC Offset: Untuk memberikan offset (tegangan DC) pada sinyal +/- 10V. Tarik dan
putar searah jarum jam untuk mendapatkan level tegangan DC positif, atau putar ke
arah yang berlawanan untuk mendapatkan level tegangan DC negatif. Jika tombol
ini tidak ditarik, keluaran dari generator sinyal adalah murni tegangan AC. Misalnya
Apendix C C-1
jika tanpa offset, sinyal yang dikeluarkan adalah sinyal dengan amplitude berkisar
+2,5V dan -2,5V. Sedangkan jika tombol offset ini ditarik, tegangan yang dikeluarkan
dapat diatur (dengan cara memutar tombol tersebut) sehingga sesuai tegangan
yang diinginkan (misal berkisar +5V dan 0V).
8. Amplitude output: Putar searah jarum jam untuk mendapatkan tegangan output
yang maksimal, dan kebalikannya untuk output -20dB. Jika tombol ditarik, maka
output akan diperlemah sebesar 20dB.
9. Selektor fungsi: Tekan salah satu dari ketiga tombol ini untuk memilih bentuk
gelombang output yang diinginkan
10. Terminal output utama: terminal yang mengelurakan sinyal output utama
11. Tampilan pencacah (counter display): tampilan nilai frekuensi dalam format 6x0,3"
12. Selektor range frekuensi: Tekan tombol yang relevan untuk memilih range frekuensi
yang dibutuhkan.
13. Pelemahan 20dB: tekan tombol untuk mendapat output tegangan yang diperlemah
sebesar 20dB
C-2 Apendix C
APENDIKS D
PRINSIP KERJA OSILOSKOP ANALOG
BAGIAN-BAGIAN OSILOSKOP
Osiloskop merupakan alat ukur dimana bentuk gelombang sinyal listrik yang diukur akan
tergambar pada layer tabung sinar katoda. Diagram bloknya dilihat pada Gambar 11
sebagai berikut:
Gambar 19 Diagram Blok Osiloskop
Gambar 20 Gambar Tabung Sinar Katoda atau Cathodde Ray Tube (CRT)
• Elektron diemisikan (dipancarkan) dari katoda yang dipanaskan
Apendix D D-1
• Tegangan kisi menentukan jumlah elektron yang dapat diteruskan (untuk
meintensitaskan gambar pada layer)
• Tegangan pada anoda 1 dan 2 menentukan percepatan yang diperoleh
elektron-elektron mempunyai energi kinetik yang cukup tinggi pada saat
menunbuk layer
• Kedua pelat defleksi X dan Y bersifat sebagai kapasitor yang memberikan
medan listrik pada aliran elektron yang melaluinya
• Simpangan (defleksi) elektron pada layer ditentukan oleh besar tegangan yang
diberikan pada kedua pelat defleksi ini
• Tegangan pada pelat defleksi Y didapat dari sinyal input Y, sehingga simpangan
vertikal pada layer akan sebanding dengan tegangan sinyal input Y
• Tegangan pada pelat defleksi X didapat dari generator “time base” yang
memberikan tegangan berupa gigi gergaji, mengakibatkan simpangan
horizontal bergerak dari kiri ke kanan secara linier
• Pada layer tabung sinar katoda akan didapatkan gambar sesuai dengan
tegangan sinyal input Y yang tergambar secara linier dari kiri ke kanan
• Lapisan phosphor pada layar osiloskop menyebabkan layar akan berpencar
pada tempat-tempat yang dikenal elektron
PENGUAT Y ( PENGUAT VERTIKAL)

• Penguat Y akan memperkuat sinyal input Y, sebelum diteruskan pada pelat
defleksi Y
• Pada input penguat ini, ditambahkan peredam yang dinilai redamannya akan
menentukan besar simpangan gambar pada layar
• Suatu tegangan searah (dc) ditambahkan pada sinyal input Y, untuk dapat
mengatur letak gambar dalam arah vertikal
D2 Apendix D
GENERATOR “TIME BASE” DAN PENGUAT X (PENGUAT HORIZONTAL)
• Generator “time base” menghasilkan tegangan “sweep” berbentuk gigi gergaji,

yang dihasilkan oleh suatu multivibrator untuk diberikan pada pelat defleksi X
• Dari bentuk tegangan sweep ini dapat terlihat bahwa simpangan horizontal
pada layar akan bergerak dari kiri ke kanan secara linier, kemudian dengan
cepat kembali lagi ke kiri.
• Pergerakan berlangsung berulang kali sesuai dengan frekuensi dari sinyal
generator time base ini
• Gambar yang diinginkan diperoleh pada layar, hanyalah yang terjadi pada saat
pergerakan dari kiri ke kanan (“rise periode”)
• Gambar yang ingin diperoleh pada layar, hanyalah yang terjadi pada saat
pergerakan dari kanan ke kiri (“fly back period”) harus ditiadakan, karena hanya
akan mengacaukan pengamatan
• Untuk dapat memadamkan intensitas gambar selama periode “fly back” ini,
maka pada kisi tabung sinar katoda diberikan sinyal “blanking”
Apendix D D-3
• Sinyal “blanking” akan menghentikan aliran elektron dalam tabung katoda
selama setiap perioda “fly back”
• Bila pada pelat defleksi X diberikan tegangan berupa gigi gergaji, dan pada pelat
defleksi Y diberikan tegangan sesuai dengan input sinyal Y, maka pada layar
akan diperoleh lintasan gambar sinyal input Y sebagai fungsi waktu
• Untuk dapat mengadakan persamaan, maka sinyal dari generator “time base”:
harus dikalibrasi terhadap waktu
• penguat X memperkuat sinyal dari generator “time base” sebelum dihubungkan
pada pelat defleksi X
• Suatu tegangan dc ditambahkan pada sinyal generator “time base”, untuk
mengatur letak gambar dalam arah horizontal
RANGKAIAN “TRIGGER”
• Tugas utama dari rangkaian trigger adalah gambar yang diperoleh pada layar
selalu diam (tidak bergerak)
D4 Apendix D
• Rangkaian trigger mendapat input dari penguat Y, dan outputnya yang berupa
pulsa-pulsa, akan menjalankan generator “time base”
• Pulsa yang dihasilkan oleh rangkaian ini, selalu bersamaan dengan permulaan
perioda dari sinyal input Y
• Dengan adanya pulsa “trigger” ini, maka sinyal dari generator “time base” selalu
seiring dengan sinyal input Y, sehingga gambar pada layar tidak akan bergerak
STABILITAS
Stabilitas gambar yang diperoleh ditentukan oleh stabilitas antara lain
• Stabilitas power supply
• Stabilitas frekuensi generator “time base”
• Stabilitas fermis setiap komponen
• Stabilitas terhadap gangguan luar
Semua faktor tersebut menentukan hasil yang diperoleh pada layar
OSILOSKOP “DUAL TRACE”
• Dengan pertolongann suatu saklar elektronik dapat diamati dua sinyal sekaligus
pada layar
• Saklar elektronik ini mengatur kerja dari pre amplifier A dan B secara bergantian
seiring dengan sinyal dari generator time base
• Saklar elektronik tak akan bekerja, bila hanya satu kanal saja yang dipergunakan
KALIBRATOR
• Osiloskop biasanya dilengkapi dengan suatu sinyal kalibrasi yang mempunyai
bentuk tegangan serta periode tertentu
Apendix D D-5
• Dengan mengamati sinyal ini pada layar, maka “time/div” dan “volt/div”
osiloskop dapat dikalibrasi
PROBE DAN PEREDAM

• Kabel penghubung seringkali dapat merubah bentuk sinyal serta menyebabkan
pergeseran fasa ataupun osilasi disebabkan adanya kapasitas pada kabel yang
digunakan
• Jenis probe tertentu dapat digunakan di sini untuk mengkompensasikan hal
tersebut
• Peredam digunakan apabila tegangan sinyal yang akan diukur jauh melampaui
kemampuan dari osiloskop
SKEMA GAMBAR OSILOSKOP
Gambar 21 Tampilan Muka Osiloskop
Beberapa tombol pengatur yang penting:

• Intensitas: mengatur intensitas cahaya pada layar.
• Fokus : mengatur ketajaman gambar yang terjadi pada layar
• Horizontal dan Vertikal: mengatur kedudukan gambar dalam arah horizontal
dan vertical
• Volt/Div (atau Volts/cm), ada 2 tombol yang konsentris. Tombol ditempatkan
pada kedudukan maksimum ke kanan (searah dengan jarum jam) menyatakan
osiloskop dalam keadaan terkalibrasi untuk pengukuran. Kedudukan tombol di
luar menyatakan besar tegangan yang tergambar pada layar per kotak (per cm)
dalam arah vertikal
• Time/Div (atau Time/cm), ada 2 tombol yang konsentris. Tombol di tengah pada
kedudukan maksimum ke kanan (searah dengan jarum jam) menyatakan
osiloskop dalam keadaan terkalibrasi untuk pengukuran. Kedudukan tombol
D6 Apendix D
diluar menyatakan factor pengali untuk waktu dari gambar pada layar dalam
arah horizontal
• Sinkronisasi: mengatur supaya pada layar diperoleh gambar yang tidak bergerak
• Slope: mengatur saat trigger dilakukan, yaitu pada waktu sinyal naik (+) atau
pada waktu sinyal turun (-)
• Kopling: menunjukan hubungan dengan sinyal searah atau bolak-balik
• External Trigger: Trigger dikendalikan oleh rangkaian di luar osiloskop. Pada
kedudukan ini fungsi tombol “sinkronisasi”, “slope” dan “kopling” tidak dapat
dipergunakan
• Internal Trigger: trigger dikendalikan oleh rangkaian di dalam osiloskop. Pada
kedudukan ini fungsi tombol “simkronisasi”, “slope” dan “kopling” dapat
dipergunakan
Apendix D D-7
D-8 Apendix D
APENDIKS E
Panduan PenggunaanOsiloskop Digital
FUNGSI
Sama halnya dengan osiloskop analog, osiloskop digital menampilkan sinyal tegangan
terhadap waktu. Selain itu, beberapa osiloskop digital dapat menampilkan bentuk sinyal
tegangan dalam domain frekuensi (hasil dari Fast Fourier Transform/ FFT). Fitur yang
kedua tersebut disediakan oleh osiloskop digital merk GW Instek tipe GDS-806S yang
dimilki oleh Lab. Dasar Teknik Elektro STEI. Pada bagian selanjutnya akan diuraian lebih
jauh mengenai panduan penggunaan osiloskop digital merk GW Instek tipe GDS-806S.
KALIBRASI
Gambar 22 Kalibrasi internal

Osiloskop digital memberikan fasilitas kalibrasi internal. Pada panel osiloskop terdapat
sumber sinyal kotak dengan tegangan peak to peak sebesar 2 Volt, frekuensi 1 kHz.
Untuk menjalankan kalibrasi internal, ikuti langkah-langkah berikut (perhatikan Gambar
1):
• Nyalakan osiloskop dengan menekan tombol ”ON/ STBY” (namun, yakinkan
bahwa kabel power terpasang pada jala-jala dan saklar yang terletak di
belakang osiloskop sudah di-ON kan);
• Pasang konektor-BNC pada pangkal prob ke ”CH1” atau ”CH2”;
• Pastikan redaman diset pada ”x1”;
• Pasang/ kaitkan kepala prob pada sumber sinyal kotak, ”≈ 2V” dan jepitkan
jepit-buaya pada frame/ chassis terminal;
• Kemudian tekan ”AUTO SET”.
Apendix E E-1
`
Setelah semua langkah di atas dijalankan, pada layar akan ditampilkan
sinyal kotak. Namun, apabila layar tidak menampilkan sinyal berbentuk
kotak maka atur skrup adjustmen yang terletak pada pangkal prob
hingga pada layar ditampilkan bentuk sinyal kotak (perhatikan Gambar
2).
a b c
Gambar 23 Tampilan sinyal yang terkalibrasi (a) dan tidak terkalibrasi (b dan c)
REDAMAN
Pada praktisnya, redaman “x1” dan “x10” memiliki arti sebagai berikut:
• Bila redaman diset pada “X1” berarti nilai tegangan peak to peak yang
ditampilkan pada layer adalah nilai tegangan sebenarnya;
• Bila redaman diset pada “X10” berarti nilai tegangan peak to peak yang
ditampilkan pada layer adalah 1/10 nilai tegangan sebenarnya.
Gambar 24 Pengatur redaman “x1” dan “x10”
FITUR-FITUR DASAR
Berikut ini adalah penjelasan fungsi beberapa bagian penting (termasuk tombol, knop
dan terminal) pada panel untuk menjalankan fitur-fitur dasar osiloskop:
E-2 Apendix E
a
n f
i l c
g m o m
h
e d
k j
b
Gambar 25 Panel depan osiloskop
MENAMPILKAN DAN MENGUKUR SIGNAL

a. Tombol ini (“ON/STBY”) adalah tombol untuk menghidupkan dan mematikan/
standby osiloskop
b. Bagian ini (“CH2”) adalah terminal BNC, tempat prob dipasang. “CH2” menunjukan
bahwa prob dipasang pada kanal 2. Bila ingin dipasang pada kanal 1 maka pasang
prob pada terminal “CH1”
c. Tombol ini (“AUTO SET”) adalah tombol “istimewa” yang dimiliki oleh osiloskop
digital. Setelah prob dipasang dan pengukuran siap untuk dilakukan, tekan tombol
ini: layar akan menampilkan gambar sinyal yang (biasanya) diinginkan. Langkah
selanjutnya adalah melakukan pengaturan dengan memutar knop d. dan e.
d. Knop ini (“TIME/DIV”) berfungsi untuk mengubah skala-utama horizontal (waktu).
Dengan mengubah-ubah knop ini, layar akan menampilkan gambar signal yang
merapat atau meregang pada arah horizontal. Nilai skala waktu tersebut
ditampilkan pada layar bagian bawah, kotak ketiga dari kiri (lihat j.)
e. Knop ini (“VOLTS/DIV”) berfungsi untuk mengubah skala-utama vertikal (tegangan).
Dengan mengubah-ubah knop ini, layar akan menampilkan gambar signal yang
merapat atau meregang pada arah vertikal. Nilai skala waktu tersebut ditampilkan
pada layar bagian bawah, kotak ketiga dari kiri (lihat k.)
f. Dengan menekan tombol ini (“Measure”), pada layar ditampilkan nilai-nilai,
diantaranya:
• “Vpp” : tegangan peak to peak (Vmax-Vmin)
• “Vrms” : tegangan RMS
Apendix E E-3
`
• “Vmax” : tegangan peak positif (amplitudo maksimum)
• “Vmin” : tegangan peak negative (amplitude minimum)
• “Freq” : frekuensi sinyal
Dengan menekan tombol, misalnya, “F1” berkali-kali atau memutar knop “Variabel”
(knop l) maka pada layar akan ditampilkan nilai-nilai lainnya, misalnya “Period” yang
menyatakan perioda sinyal dan “Duty Cycle” yang menyatakan duty cycle sinyal.
g. Tombol ini (“CH2”) berfungsi untuk mengaktifkan dan menon-aktifkan kanal 2. Bila
tombol ini ditekan, pada layar ditampilkan menu yang berkaitan dengan kanal 2,
diantaranya berkaitan dengan redaman probe (h.) dan coupling ((i.)
h. Fungsi tombol ini berkaitan dengan menu yang ditampilkan setelah “CH2” (atau
“CH1” untuk kanal 1) ditekan. Nilai redaman ( “x1”, “x10” atau “x100”) yang tampail
pada layar harus disesuikan dengan redaman yang diset pada prob dengan
menekan tombol ini (“F4” ).
i. Fungsi tombol ini berkaitan dengan menu yang ditampilkan setelah “CH2” (atau
“CH1” untuk kanal 1) ditekan. Tombol ini (“F1”) berfungsi untuk mengeset coupling
DC, AC atau ground:
• Bila diset coupling AC maka pada layar akan ditampilkan sinyal tanpa komponen
DC-nya. Pada kondisi ini, sinyal akan berada ditengah-tengah posisi vertikal (0
Volt)
• Dengan mengeset coupling Ground, akan diperoleh garis horizontal yang
menyatakan posisi nilai 0 Volt
j. Bagian ini (kotak ketiga dari kiri) menunjukan dua hal: nilai skala-utama waktu dan
nilai sample rate (posisinya berada di atas nilai skala-utama waktu)
k. Bagian ini (kotak kedua dari kiri) menunjukan nilai skala-utama tegangan
l. Fungsi bagian ini berkaitan dengan keterangan tombol f.
m. Knop ini (“Position”) berfungsi untuk menggeser signal secara vertikal atau
horizontal (perhatikan tanda panah pada label knop tersebut).
MENGUKUR SIGNAL DENGAN MENU CURSOR

n. Dengan menekan tombol ini (“Cursor”), pada layar ditampilkan menu CURSOR yang
memberikan fasilitas untuk melakukan, misalnya, pengukuran secara manual selisih
tegangan (dengan dua-garis-batas horizontal putus-putus) dan frekuensi sinyal
(dengan batas oleh dua-garis-batas vertikal putus-putus) yang ditampilkan pada
layar (lihat Gambar 5). Ada tiga tombol dan satu knop yang perlu diketahui untuk
memanfaatkan fasilitas ini:
• “F1” untuk mengeset sumber sinyal yang akan diukur
• “F2” untuk mengaktifkan dua-garis-batas horizontal putus-putus. Tekan “F2”
kembali untuk memperoleh mode dua-garis-batas berbeda.
• “F3” untuk mengaktifkan dua-garis-batas vertikal putus-putus. Tekan “F3”
kembali untuk memperoleh mode dua-garis-batas berbeda.
E-4 Apendix E
• “Variabel” untuk menggeser dua-garis-batas horizontal atau vertical (tidak
bersamaan) bergantung tombol “F2” atau “F3” yang ditekan.
Gambar 26 Tampilan menu CURSOR
MENAMPILKAN MODE X-Y

o. Bila tombol ini (“HORI MENU”) ditekan, akan ditampilkan menu H-MENU pada layar
(perhatikan Gambar 6). Fasilitas yang biasa digunakan pada menu ini adalah mode
“XY”, yaitu menampilkan grafik tegangan sinyal dari kanal 1 terhadap tegangan
sinyal dari kanal 2. Tekan tombol “F5” untuk menampilan mode XY.
Gambar 27 Tampilan menu H-MENU
Apendix E E-5
`
E-6 Apendix E
APENDIKS F
Penjelasan Kaki Gerbang Logika
74LS00 2 INPUT NAND GATE 74LS02 2 INPUT NOR GATE
74LS08 2-INPUT AND GATE 74LS04 INVERTER GATE
Apendix F F-1
74LS10 3-INPUT NAND GATE 74LS11 3-INPUT AND GATE
74LS27 3-INPUT NOR GATE
F-2 Apendix F

Modul Praktikum EL2195.

Diunggah oleh

Informasi Dokumen

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Modul Praktikum EL2195.

Diunggah oleh

Hak Cipta:

Format Tersedia

PRAKTIKUM

Laboratorium Dasar Teknik Elektro

SEKOLAH TEKNIK ELEKTRO DAN INFORMATIKA

Bandung, September 2011

Daftar Isi vii

• Membaca dan memahami isi modul praktikum,

• Mengerjakan Tugas Pendahuluan

• Mengerjakan hal-hal yang harus dikerjakan sebelum praktikum dilaksanakan, misalnya

• Mengisi daftar hadir di Tata Usaha Laboratorium,

• Memperhatikan dan mengerjakan setiap percobaan dengan waktu sebaik-baiknya,

• Mengumpulkan Kartu Praktikum pada asisten,

• Mendokumentasikan dalam Buku Catatan Laboratorium. (lihat Petunjuk Penggunaan

Aturan Umum Laboratorium ix

• Mengerjakan laporan dalam bentuk SoftCopy (lihat Panduan Penyusunan Laporan),

• Mengirimkan file laporan melalui surat elektronik (E-mail) dalam lampiran ke

KASUS SAKIT ATAU URUSAN MENDESAK PRIBADI LAINNYA

KASUS ”KEPENTINGAN MASSAL”

x Aturan Umum Laboratorium

BAHAYA API ATAU PANAS BERLEBIH

Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium xi

BAHAYA BENDA TAJAM DAN LOGAM

Penggunaan Peralatan Praktikum

Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium xiii

PARAMETER GERBANG LOGIKA

1.3 DASAR TEORI

KARAKTERISTIK VOLTAGE TRANSFER

Percobaan 1- Parameter Gerbang Logika 1

Gambar 2: Noise margin karakteristik transfer voltage gerbang logika

2 Percobaan 1- Parameter Gerbang Logika

Gambar 3: Definisi parameter gate delay

Percobaan 1- Parameter Gerbang Logika 3

t PD = maximum(t PHL ,t PLH ).

t PD(average) = (t PHL +t PLH )/2.

1.4 TUGAS PENDAHULUAN

a. Hubungan input-outputgrafik diatas mensimulasikan rangkaian apa?

4 Percobaan 1- Parameter Gerbang Logika

PERALATAN YANG DIGUNAKAN

1. Pastikan semua alat dan bahan sudah disiapkan

4. Periksa pemasangan IC pada rangkaian dengan mengukur kaki tegangan catu

5. Periksa kabel-kabel dan konektor, gunakan multimeter untuk melakukannya

PERCOBAAN 1A: VOLTAGE TRANSFER CHARACTERISTIC DAN NOISE

1. Buatlah rangkaian seperti yang tertera pada gambar 5.

4. Sambungkan output generator sinyal ke input gerbang logika.

5. Sambungkan kanal 1 osiloskop dengan input gerbang logika.

6. Sambungkan kanal 2 osiloskop dengan output gerbang logika.

10. Catat hasil percobaan pada BCL anda.

6 Percobaan 1- Parameter Gerbang Logika

PERCOBAAN 1C : DELAY PROPAGASI

2. Kemudian sambungkan power supply dengan Vcc-Ground gerbang logika.

3. Nyalakan power supply

4. Ubah setting triggering menggunakan tombol slope menjadi positiveedge .

Percobaan 1- Parameter Gerbang Logika 7

8. Gunakan tombol X1/MAG untuk memperbesar hasil yang didapatkan, kemudian

10. Gambarkan atau foto hasil yang didapatkan.

GND OUTPUT CH1 CH2

U1A U1B U1C U1D U2A

Gambar 6 : Bentuk rangkaian untuk percobaan1c

PERCOBAAN 1D : VERIFIKASI FUNGSI LOGIKA

8 Percobaan 1- Parameter Gerbang Logika

Gambar 7 : Bentuk rangkaian untuk percobaan 1d

Jawab pertanyaan berikut:

1. Apakah fungsi logika dari gerbang[Y=f(A,B,C)]? Jelaskan bagaimana anda

2. Catat semua hasil percobaan pada BCL anda.

PERCOBAAN1E : RANGKAIAN KOMBINASIONAL SEDERHANA