1

LAPORAN PRAKTIKUM
ET 2005 Desain Sistem Digital
MODUL : 2

Disain Logika Sekuensial

NAMA
NIM
KELOMPOK
HARI, TANGGAL
WAKTU

: Sri Yulianti
: 18112011
:4
: Kamis, 28 November 2013
: 10.00-12.00

LAB TELEMATIKA
PROGRAM STUDI TEKNIK TELEKOMUNIKASI STEI ITB
2013

Modul 2

Disain Logika Sekuensial

Sri Yulianti (18112011) / Kelompok 4 / Kamis, 28 November 2013
Email : sri.yulianti@students.itb.ac.id

Abstr act
Rangkaian sekuensial mencakup membuat rangkaian yang
mempunyai memori artinya output dari rangkaian ini adalah
fungsi yang pada awalnya sudah muncul di input. Perilaku
sekuensial dapat digambarkan menggunakan satu mesin FSM dan
implementasinya menggunakan satu arsitektur standar dikenal
sebagai satu pengontrol yang terdiri dari satu state(keadaan
register dan kombinasi logika).
Kata kunci : Rangkaian, sekuensial, FSM, contr ol , fungsi,
input, dan output

1. PENDAHULUAN
Beberapa rangkaian sekuensial menggunakan register
untuk menyimpan bit sebagai contoh satu register 8-bit
penyimpanan 8 bit. Selain register, counter merupakan
rangkaian sekuensial untuk menghitung
Tujuan dari percobaan kali ini adalah :
Per cobaan 1: Dasar Behavior Register
Mengetahui prilaku sekuen pada register dan
bagaimana register bisa ter-update dalam bingkaian
waktu.
Per cobaan 2 : Proses Desain Kontroller
1. Mampu menangkap satu FSM sederhana dan bisa
mengonversi ke/pada satu rangkaian sekuensial.
2. Mampu mempraktekkan 5-step desain proses
pengontrol
Per cobaan 3 : Perancangan sederhana komponen datapath
1. Mempelajari cara merancang satu komponen
datapath dasar.
2. Memahami data biner multi-bit.
DASAR TEORI
Desain rangkaian sekuensial adalah merancang suatu
rangkaian yang mencakup penyimpanan, pewaktu,
perhitungan dan pengurutan. Bentuk dasar dari rangkaian ini
adalah rangkaian flip-flop yang dirangkai dari gerbang
logika NAND dan AND
Rangkaian yang bersangkutan harus dikendalikan oleh
pemicu yang nantinya akan keluar kembali sebagai output.
Beberapa jenis flip flop yang banyak digunakan adalah :
RS- Flip flop
JK- Flip flop
D Flip flop
T Flip flop

D flip flop
Triggered

Edge

Rangkaian
sekuensial

dapat

digambarkan seperti ini :

2.

Terlihat pada gambar, bahwa kombinasi input dan output

saling mempengaruhi. Pada percobaan kali ini, rangkaian
sekuensial yang diamati pada registered, desain controller,
data path dan up counter.
Untuk register, digunakan IC 175 yang terdiri dari 4 flipflop,
karena jumlah input ada 12 maka diperlukan 2 buah IC 175.
Ada 2 percobaan yang tidak dilakukan, dan akan dibahas
secara teoretis saja.
1. Desain Kontr oller
Tujuan percobaan ini adalah mentransmisikan
serentetan dua bit di satu output. Dalam hal ini, ada 2
tombol input (A dan B) yang akan memberikan output
berbeda jika salah satunya ditekan, tabel kebenaran dibawah
ini menunjukkan cara kerjanya.
A
0
1
0

B
0
0
1

Output Z
0
1
1

Next Z
0
0
1

Untuk mengimplementasikan rangkaian ini, beberapa step

yang harus dilakukan adalah :
1. Menangkap FSM (Finite State Machine)
2. Buatlah arsitektur berupa gambar ukuran dari
register state yang diperlukan, logika kombinasional
dan input/output dari logika itu.
3. Encode state yaitu menggunakan biner encode
manapun dari FSM state.
4. Implementasi logika kombinasional
2. Komponen Datapath
Satu register N-bit adalah satu jenis dari komponen
yang yang digunakan untuk menyimpan data. Satu Adder Nbit adalah datapath untuk melakukan komputasi data,
khususnya menambahkan dua bilangan N-bit.
Akti
vitas
A:
4-bit
carr
y
rippl
e
adde
r:
Prinsip adder sama halnya dengan register, dalam hal ini
biner yang akan dijumlahkan digeser-geser nilainya karena
adanya carry.
Sebagai contoh :1111 + 1111 + 0 = 11110
3. METODOLOGI
3.1 Alat dan Bahan
a. IC 175
b. Kabel jumper
c. Breadboards
d. LED
e.Hubungkan
7 segment 2 buah IC 175 yang masingf. Resistor
masing terdiri dari 4 D flip flop
g. Clock
h. Power Supply
i.
3.2 Car a Ker ja
Untuk IC
hubungkan
keluaran Q ke
Per cobaan
1 :pertama,
Dasar Behavior
Register
LED :sebagai
output Lot
a3, a2,a1,dan
a0
Aktivitas
Sistem hasil
Occupancy
Parkir

IC 7493 dalam kondisi telah dicatu dan

Per cobaan 2 : Proses
Desain Controller
dihubungkan
ke clock
Percobaan ini tidak dilakukan
Per cobaan 3 : Perancangan sederhana komponen datapath
Percobaan ini tidak dilakukan
Per cobaan 4 : Up Counter

Hubungkan keluaran Q pada IC 7493 ke 4

buah LED yang telah terpasang

Clock telah terhubung ke LED

Clock diubah- ubah nilainya untuk

memperhatikan perubahan nyala pada keempat
LED

Jika prosedur ini benar, maka setiap pergantian

, LED akan berganti warna sesuai dengan
urutan biner yang ingin dicounter

Kali ini, output dari Q pada IC 7493

ditampungkan pada gerbang AND, lalu
outputnya dihubungkan ke LED, amati
perubahan counter setelah mencapai angka 15

Untuk IC pertama, hubungkan keluaran Q ke

7 Segment sebagai hasil output b3, b2,b1,dan
b0
Untuk kedua, hubungkan keluaran Q ke 7
Segment sebagai hasil output c3, c2,c1,dan c0

Jalankan clock dan amati perubahan yang

terjadi

4. DATA HASIL PERCOBAAN

Per cobaan 1 : System Occupancy Lot Par kir

Angka 4

Per cobaan 2 : Up Counter

Angka 5
Angka 1

Angka 6

Angka 2

Angka 3

Angka 11

Angka 12
LED di sebelah kiri menyala ketika hitungan sudah sampai di 15

5. ANALISIS DATA
Per cobaan 1 : Dasar Behavior Register
Aktivitas : Sistem Occupancy Lot Parkir
Dapat dilihat dilihat dari rangkaian di bawah ini :
Penjelasan gambar, sebelum mobil datang dan
mengisi parkiran pada posisi p0 dan p3, kedudukan
parkiran di c masih 0000, setelah 2 mobil masuk,
posisi dimana mobil tersebut parkir adalah di
a0,a1,a2,a3, dan posisi dimana tempat parkir yang
masih kosong ditunjukkan oleh b yang merupakan
inverter dari a. Kedudukan c sekarang masih 0000,
sebelum parker di a berganti posisi.
IC 175 memiliki 4 flip flop yang masing- masing
punya Q dan Q. Q akan dihubungkan ke LED
sebagai hasil keluaran a, dan Q dihubungkan ke
LED atau 7 Segment sebagai hasil keluaran b,
sedangkan Q pada IC 175 yang lain dihubungkan ke
LED atau 7 segment, setelah clock dinyalakan akan
terlihat adanya pergantian masing-masing output
untuk menyala. Hal bisa diaplikasikan ketika input
berubah-rubah.
Dibutuhkan 2 IC 175 karena ada 12 output, satu IC
terdiri dari 4 flip flop dengan satu flip flop punya 2
keluaran (Q dan Q), jadi totalnya untuk 2 IC
dihasilkan 16 output.
Berikut timing diagramnya,

Angka
13

Angka 14

Clk
p3,..,p0
a3,,a0
b3,,b0
c3,,c0

0000

0101
0000
1111

0111
0101
1010
0000

1111
0111
1000
0101

Per cobaan 4 : Up Counter

Rangkaian sederhana Up Counter yang menggunakan
sebuah D flip flop dapat dilihat di bawah ini :

Angka 15

Sesuai data percobaan sebelumnya, nilai biner akan naik 1

ketika rising edge dari sinyal clock yang ditekan saling
bergantian. Dapat dilihat pada timing diagram di bawah ini,
pergantian biner yang akan menyala,

6
2012) dan sekarang sedang melanjutkan pendidikan di
Institut Teknologi Bandung(2012-sekarang) dengan jurusan
Electrical Telecommunication.

Dapat dilihat pada timing diagram, bahwa Qa

berubah saat rising edge pertama, Q b berubah saat rising
edge kedua, Qc berubah saat rising edge ketiga, dan Qd
berubah saat rising edge keempat. Jika pergantian setiap
angka terjadi cukup lama, kemungkinan terjadi delay yang
lama dari masing-masing output dalam 1 siklus clock.
Jika counter sudah sampai di 15, maka untuk
melanjutkan hitungan ke 16, semua output dihubungkan ke
gerbang AND, kemudian output dari gerbang AND
dihubungkan ke LED, ketika sudah sampai pada hitungan ke
15, maka LED akan menyala menandakan counter sudah
mencapai 1 siklus. Nama lainnya adalah tc, dapat dilihat
pada gambar di bawah :

6. KESIMPULAN
Rangkaian sekuensial dapat diimplementasikan
dalam berbagai bentuk rangkaian seperti register, counter,
controller, dan data path. Suatu rancangan rangkaian
sekuensial mencakup fungsi yang dihasilkan akan menjadi
input untuk proses selanjutnya. Flip flop merupakan elemen
penting dalam rangkaian sekuensial. Output disesuaikan
dengan sifat rangkaian terhadap 1 siklus waktu. Percobaan
yang telah kami lakukan sebagian besar telah membuktikan
prinsip rangkaian sekuensial.
7. SUMBER PUSTAKA
elektronika-dasar.web.id
www.charlespetzold.com
http://en.wikipedia.org
Brown, Sthepen. 2009. Fundamentals of Digital Logic
with VHDL. New York : Higher Education.
Vahid, Frank.2011. Digital Design, 2E.New
York:Willey
BIOGRAFI DIRI
Perkenalkan nama saya Sri Yulianti. Saya
lahir di Bukittinggi pada tanggal 18 Juli 1994.
Saya pernah bersekolah di SDN 07 Kapau
(2000-2006), SMPN 3 Tilatang Kamang
(2006-2009), SMAN 1 Bukittinggi (2009-