REGISTER

Dalam sistem digital, register pada umumnya digunakan untuk

menyimpan data sementara untuk kemudian diproses atau diganti data yang baru.
Register adalah sekelompok flip-flop yang dapat menyimpan informasi biner yang
terdiri dari bit majemuk. Register dengan n flip-flop mampu menyimpan
informasi sebesar n bit. Pengisian Register berarti me-set atau me-reset masing-
masing FF sehingga sesuai dengan bit data yang disimpan. Semakin panjang data
biner yang disimpan oleh register, maka jumlah Flip-Flopnya juga semakin
banyak. Register akan menyimpan data baru jika ada data baru diberikan pada
masukan dan Clock register diaktifkan.
Ada dua cara untuk menyimpan atau mengambil data pada Register,
yaitu bit per bit secara berurutan dengan sinkronisasi sebuah pulsa Clock, yang
dinamakan serial atau disebut juga Register geser (shift) dan beberapa bit secara
serentak yang dinamakan paralel. Berdasarkan fungsinya register terdiri atas,
register buffer dan register geser.

REGISTER BUFFER
Register buffer adalah jenis register yang paling sederhana, yang hanya
berfungsi untuk menyimpan kata digital. 4 D-FF yang tersambung dalam sebuah
rangkaian serial in, serial out shift register

Setiap datang pulsa clock, data dari input D dari masing-masing

FF akan di transfer kepada Q output. Pada awalnya, isi dari register diset 0 dengan
mengirimkan clock pada clear. Jika 1 merupakan input dari FF yang pertama,

1
maka pada pulsa berikutnya 1 akan di transfer ke output FF1 dan sekaligus
menjadi input FF2

REGISTER GESER
Register ini mempunyai banyak pemakaian dalam perencanaan sistem
digital dan tersedia dalam bentuk IC sebagai fungsi MSI. Diagram logika suatu
register geser empat bit ditunjukkan pada gambar, terdiri dari empat flip-flop
menurut waktu dengan masukan D. Register ini digunakan untuk menyimpanan
sementara suatu data sebesar empat bit. Data dapat dipindahkan ke dalam atau ke
luar register dengan cara yang berlainan yang diatur oleh sinyal pengatur P, SR
dan SL. Register geser dapat dibedakan atas 5 jenis yaitu:
Q Q Q Q 1
Q 0
4 3 2
Pr 4
Pr 3 Pr 2 Pr 1 Pr 0

Preset
enable

Masukan SET SET SET SET SET

seri
S Q S Q S Q S Q S Q
FF4 FF3 FF2 FF1 FF0

R CLR
Q R CLR
Q R CLR
Q R CLR
Q R CLR
Q

Reset

Clk

1. Register Seri-masuk, Paralel-keluar (Series-in, Paralel-out = SIPO)

Data masuk kedalam Register secara serial dan keluar dari Register secara
paralel (serempak). Proses penyimpanan dan pengambilan data pada Register
SIPO yaitu semua FF harus di reset dahulu lalu data pertama masuk dari masukan

2
D-FFA, dengan memberikan satu pulsa Clock, maka data tersebut akan muncul
pada keluaran Q0, sedangkan keluaran Q1 datanya sama dengan data pada keluaran
Q0 sebelumnya, keluaran Q2 datanya sama dengan data pada keluaran Q1
sebelumnya dan keluaran Q3 datanya sama dengan data pada keluaran Q2
sebelumnya. Data kedua diberikan lagi pada masukan D-FF A, lalu dengan
pemberian pulsa Clock kedua menyebabkan data di masukan D-FF A muncul di
keluaran Q0, sedangkan data dari keluaran Q0 sebelumnya sebagai data masukan
FFB muncul pada keluaran Q1, sedangkan keluaran Q2 datanya sama dengan data
pada keluaran Q1 sebelumnya dan keluaran Q3 datanya sama dengan data pada
keluaran Q2 sebelumnya. Data ketiga diberikan lagi pada masukan D-FFA, lalu
dengan pemberian pulsa Clock ketiga menyebabkan data di masukan D-FF A
muncul di keluaran Q0, sedangkan data dari keluaran Q0 sebelumnya sebagai data
masukan D-FFB muncul pada keluaran Q1 dan data dari keluaran Q1 sebelumnya
sebagai data masukan D-FFB muncul pada keluaran Q2, sedangkan keluaran Q3
datanya sama dengan data pada keluaran Q2 sebelumnya. Data keempat diberikan
lagi pada masukan D-FFA, lalu dengan pemberian pulsa Clock keempat
menyebabkan data di masukan D-FFA muncul di keluaran Q0, sedangkan data dari
keluaran Q0 sebelumnya sebagai data masukan D-FFB muncul pada keluaran Q1
dan data dari keluaran Q1 sebelumnya sebagai data masukan D-FFC sebelumnya
sebagai data masukan D-FFC muncul pada keluaran Q2 serta data dari keluaran Q2
sebelumnya sebagai data masukan D-FFB muncul pada keluaran Q3. Transfer data
paralel lebih cepat daripada serial, jadi untuk register SIPO dengan empat FF
membutuhkan satu pulsa Clock untuk mengeluarkan 4 data pada 4 keluaran
paralel, sedangkan waktu untuk memasukkan data pada semua FF memerlukan 4
pulsa Clock.

3
 Keluaran
Data

D 0
D 1
D 2
D 3

Masukan
Data SET SET SET SET
D Q D Q D Q D Q

CLR
Q CLR
Q CLR
Q CLR
Q

Clock

Gambar Register SIPO (Serial Input - Paralel Output)

Untuk lebih jelasnya dalam mengetahui cara kerja dari Register SISO
perhatikanlah tabel dibawah ini.
Tabel Register SIPO 4 Bit
Masukan Keluaran Data
Clock Q0 Q1 Q2 Q3
Data
0 1 0 0 0 0
1 0 1 0 0 0
2 1 0 1 0 0
3 1 1 0 1 0
4 0 1 1 0 1

Contoh IC Register SIPO adalah 74164, Register 8 bit yang menggunakan

FF-D dengan dua masukan A dan B. Jika masukan data serial dihubungkan ke
masukan A, maka masukan B dibuat tinggi atau sebaliknya, dengan 8 keluaran
(QA sampai QH). Keluaran data serial juga dapat diperoleh pada keluaran QH.
Output

V CC Q H Q G Q F Q E Clea r Clo ck

14 13 12 11 10 9 8

74164

1 2 3 4 5 6 7

A B Q A Q B Q C Q D GND

Input Output
Seria l

(a) Diagram Pin

4
 Q A Q B Q C Q D Q E Q F Q G Q H

A SET SET SET SET SET SET SET SET

D Q D Q D Q D Q D Q D Q D Q D Q
B
CL R
Q CL R
Q CL R
Q CL R
Q CL R
Q CL R
Q CL R
Q CL R
Q

Clock

Clear

(b) Diagram Fungsional

Masukan Keluaran
Clear Clock A B QA QB ..... QH
L X X X L L L
H L X X QA0 QB0 QH0
H H H H QAn QGn
H L X L QAn QGn
H X L L QAn QGn
(c) Tabel Fungsi
Gambar Register SIPO 8-Bit 74164
Dari lembaran data ditunjukkan bahwa nilai minimum dari frekuensi
Clock maksimum fMAX adalah 10 MHz, sehingga IC tersebut tidak bisa bekerja
pada frekuensi lebih besar dari 10 MHz. Untuk itu IC 74164 memerlukan waktu
1/(10 X 106) = 0,1 mdetik untuk keluaran, sedangkan untuk masukan adalah 8 X
0,1 mdetik = 0,8 mdetik.

2. Register Seri-Masuk, Seri-keluar (SISO = Series-in, Series-out)

Data masuk ke dalam dan ke luar dari Register secara serial (bit per bit).

5
Untuk mengetahui proses penyimpanan dan pengambilan data pada Register SISO
maka semua FF harus di reset dahulu lalu data pertama masuk dari masukan D-
FFA, dengan memberikan satu pulsa Clock, maka data pertama tersebut akan
muncul pada keluaran Q-FFA, sedangkan keluaran FF lainnya tetap. Data kedua
diberikan lagi pada masukan D-FFA, lalu dengan pemberian pulsa Clock kedua
menyebabkan data di masukan D-FFA muncul di keluaran Q- FFA, sedangkan data
dari keluaran Q FFA (sebagai data masukan FFB) muncul pada keluaran Q FFB.
Data ketiga diberikan lagi pada masukan D-FFA, lalu dengan pemberian pulsa
Clock ketiga menyebabkan data di masukan D-FF A muncul di keluaran Q-FFA,
sedangkan data dari keluaran Q-FFA muncul pada keluaran Q-FFB dan data dari
keluaran Q FFB muncul pada keluaran Q-FFC. Data keempat diberikan lagi pada
masukan D-FFA, lalu dengan pemberian pulsa Clock keempat menyebabkan data
dimasukan D-FFA muncul di keluaran Q-FFA, sedangkan data dari keluaran Q-FFA
muncul pada keluaran Q-FFB dan data dari keluaran Q-FFB muncul pada keluaran
Q FFC serta data dari keluaran Q FFC muncul pada keluaran Q-FFD. Jadi untuk
register SISO dengan empat FF membutuhkan empat FF. Untuk lebih jelasnya
mengetahui cara kerja dari Register SISO perhatikanlah tabel berikut.
Keluaran
Masukan Keluaran FF
Clock Data
Data
QA QB QC QD
0 1 0 0 0 0 0
1 0 1 0 0 0 0
2 1 0 1 0 0 0
3 1 1 0 1 0 0
4 0 1 1 0 1 1

Contoh IC Register SISO adalah 7491, Register geser 8 bit yang menggunakan
FF-RS Master Slave dengan dua masukan A dan B. Jika masukan data serial

6
dihubungkan ke masukan A, maka masukan B dibuat tinggi atau sebaliknya,
sedangkan keluaran data pada keluaran QH.
Output Input Input
Q H Q H A B GND Clo ck NC

14 13 12 11 10 9 8

7491

1 2 3 4 5 6 7

NC NC NC NC V CC NC NC

(a) Diagram Pin

A SET SET SET SET SET SET SET SET

S Q S Q S Q S Q S Q S Q S Q S Q QH
B
R CLR
Q R CLR
Q R CLR
Q R CLR
Q R CLR
Q R CLR
Q R CLR
Q R CLR
Q QH

Clock

(b) Diagram Fungsional

Masukan pada tn Keluaran pada tn+8

A B QH QH
H H H L
L X L H
X L L H
(c) Tabel Fungsi
Gambar Register SISO 8-Bit 7491
Dari lembaran data ditunjukkan bahwa nilai minimum dari frekuensi
Clock maksimum fMAX adalah 10 MHz, sehingga perioda Clocknya adalah :
1
T= =0,1 μdetik
10 X 10 6 Hz

Untuk itu IC 7491 terbebani penuh setelah 8 pulsa Clock dan waktu
maksimum yang diperlukan adalah 8 T = 0,8 mdetik. Apabila IC 7491 menyimpan
data awal biner 21310 (dalam bilangan desimal) dengan masukan bit MSB pada FF

7
sebelah kiri, lalu masukan data serial 8310 diberikan ke masukan data, maka
Register akan menyimpan data 15810 setelah 5 pulsa Clock terjadi.

3. Register Paralel-masuk, Seri-keluar (PISO = Parallel-in, Series-out)

Data masuk ke dalam Register secara paralel (serempak) dan ke luar
Register secara serial (bit per bit). Proses penyimpanan data pada Register PISO
adalah melalui 2 masukan asinkron yaitu Clear / Reset untuk data 0 dan Set untuk
data 1 pada masing-masing FF, sehingga data tersebut akan muncul pada tiap-tiap
keluaran Q-FF, dengan memberikan satu pulsa Clock, maka data bergeser dari
keluaran QA sebagai data masukan FFB muncul pada keluaran QB (sedangkan data
di keluaran QA menjadi 0), data dari keluaran QB sebagai data masukan FFC
muncul pada keluaran QC, data dari keluaran QC sebagai data masukan FFD
muncul pada keluaran QD yang digunakan sebagai keluaran data.

Masukan
Data 1

Keluaran
SET SET SET SET Data
D Q D Q D Q D Q

CLR
Q CLR
Q CLR
Q CLR
Q

Masukan
Clock Data 0

Gambar PISO (Paralel Input - Serial Output)

Pemberian pulsa Clock kedua menyebabkan data bergeser dari keluaran

QA sebagai data masukan FFB muncul pada keluaran QB (data di keluaran QA

8
menjadi 0), data dari keluaran QB sebagai data masukan FFC muncul pada
keluaran QC (data di keluaran QB menjadi 0), data dari keluaran QC sebagai data
masukan FFD muncul pada keluaran QD yang digunakan sebagai keluaran data.
Pemberian pulsa Clock ketiga menyebabkan data bergeser dari keluaran Q A
sebagai data masukan FFB muncul pada keluaran QB (data di keluaran QA menjadi
0), data dari keluaran QB sebagai data masukan FFC muncul pada keluaran QC
(data di keluaran QB menjadi 0), data dari keluaran QC sebagai data masukan FFD
muncul pada keluaran QD yang digunakan sebagai keluaran data QC (data di
keluaran QC menjadi 0). Pemberian pulsa Clock keempat menyebabkan data
bergeser dari keluaran QA sebagai data masukan FFB muncul pada keluaran QB
(data di keluaran QA menjadi 0), data dari keluaran QB sebagai data masukan FFC
muncul pada keluaran QC (data di keluaran QB menjadi 0), data dari keluaran QC
sebagai data masukan FFD muncul pada keluaran QD yang digunakan sebagai
keluaran data, jadi memerlukan 4 pulsa Clock untuk mengeluarkan 4 bit data pada
Register PISO, untuk lebih jelasnya mengetahui cara kerja dari Register PISO
perhatikanlah tabel dibawah ini.

Tabel Register PISO 4 Bit

Masukan Data Keluaran
Clock Set Clear Set Set Data
0 1 0 1 1 1
1 0 1 0 1 1
2 0 0 1 0 0
3 0 0 0 1 1
4 0 0 0 0 0

Contoh IC Register PISO adalah 74165 dengan 8 masukan / bit paralel dan
masukan serial SER, sehingga data Register bisa diisikan paralel atau serial pada
FF-D yang diatur melalui masukan shift/load; yaitu apabila tinggi (1), maka data
diberikan pada masukan serial SER dan bit data digeser saat transisi naik dari
Clock dengan syarat masukan CLK INH berlogika 0 (jika masukan CLK INH
berlogika 1, maka tidak akan pernah terjadi adanya pulsa Clock), sedangkan

9
apabila masukan shift/load berlogika rendah (0), maka data paralel diisikan pada
Register melalui masukan A sampai H, yang tidak memerlukan pulsa Clock dan
masukan SER.
PARALELINPUT
CLOCK SERIAL OUTPUT
V CC INHIBIT D C B A INPUT Q H

16 15 14 13 12 11 10 9

74165

1 2 3 4 5 6 7 8

SHIFT/ OUTPUT
CLOCK E F G H GND
LOAD
Q H
PARALELINPUT

(a) Diagram Pin

(b) Tabel Fungsi

Input Output
Shift Clock Paralel Internal Output
/ Inhibit Clock Serial QA QB QH
A ... H
Load
L X X X a ... h a b H
H L L X X QAO QBO QHO
H L H X H Qan QGn
H L L X L Qan QGn
H H X X QA0 QBO QHO

10
 CLOCK

CLOCK INHIBIT
L
SERIAL INPUT

SHIFT/LOAD

A H

B L

C H

D L
DATA
E H

F L

G H

H H

OUTPUT Q H
H H L H L H L H L

OUTPUT Q H L L H L H L H L H

INHIBIT SERIAL SHIFT

LOAD

(c) Diagram Waktu

Gambar Register PISO 8-Bit 74165

4. Register Seperti diterangkan di atas, kata yang disimpan dapat dibaca

secara Paralel-masuk, Paralel-keluaran (PIPO = Paralel-in, Paralel-out)
Data masuk ke dalam dan keluar Register secara paralel (serempak).
Proses penyimpanan data pada Register PIPO adalah melalui masukan data D
pada masing-masing FF. Dengan satu pulsa Clock, maka data dari tiap-tiap
masukan D-FF akan muncul pada masing-masing keluaran,sehingga untuk
mengeluarkan 4 bit data pada Register PIPO hanya memerlukan 1 pulsa Clock.

11
 Keluaran
Data

O 0 O 1 O 2 O 3

SET SET SET SET

D Q D Q D Q D Q

CLR
Q CLR
Q CLR
Q CLR
Q

Clock

I0 I1 I2 I3

Masukan
Data

Register PIPO (Paralel Input - Serial Output)

Untuk lebih jelasnya dalam mengetahui cara kerja dari Register PISO
perhatikanlah tabel dibawah.

Tabel Register PIPO 4 Bit

Masukan Data Keluaran Data
Clock
DA DB DC DD QA QB QC QD
0 1 0 1 1 0 0 0 0
1 1 0 1 1 1 0 1 1

Contoh IC Register PIPO 8 bit adalah 74195, yang mempunyai masukan

shift/load seperti 74165 dengan masukan serial J dan K yang dihubungkan

12
bersama-sama (masukan K aktif rendah) untuk mengendalikan FF-RS A seperti
ditunjukkan pada tabel dibawah.
Tabel Fungsi Masukan Serial J-K Register PIPO 4 Bit 74195
Masukan Serial
Keluaran QA
Clock
J K (shift/load =1)
0 0 0 (reset)
0 1 QA (tetap)
1 0 QA (toggle)
1 1 1 (set)

(a) Diagram Pin

OUTPUT

SHIFT/
V CC Q A Q B Q C Q D Q D CLOCK LOAD

16 15 14 13 12 11 10 9

74195

1 2 3 4 5 6 7 8

CLEAR J K A B C D GND

SERIALINPUT PARALELINPUT

(b) Tabel Fungsi

Input Output
Shift/ Serial Paralel QA QB QC QD
Clear Clock
Load J K A B C D
L X X X X X X X X L L L L
H L X X A b c D a b c d
H H L X X X X X X QA0 QB0 QC0 QD0
H H L H X X X X QA0 QA0 QBn QCn
H H L L X X X X L QAn QBn QCn
H H H H X X X X H QAn QBn QCn
H H H L X X X X QAn QAn QBn QCn

13
 (c) Diagram Waktu
CLOCK

CLEAR

SERIAL J
DATA
INPUT
K

SHIFT/LOAD

A H

L
PARALEL B
DATA
INPUT C H

L
D

Q A

Q B
OUTPUT
Q C

Q D

SERIAL SHIFT SERIAL SHIFT

CLEAR LOAD

Gambar Register PIPO 4 Bit 74195

Gate logika AND/OR/INVERT (AOI) pada masukan paralel digunakan untuk

fungsi shift/load dan penerapan masukan serial J-K, sedangkan keluaran AOI ke
masukan Set dan melalui Inverter ke masukan Reset FF. Gambar di atas
menunjukkan diagram waktu 74195 dengan ilustrasi hapus (clear), geser (shft)
dan urutan pengisian (load) data.
5. Register Geser-Kanan, Geser-Kiri (Bidirectional) dan Universal
Pengertian dua arah adalag bahwa register dapat digeser dari kiri ke kanan
atau sebaliknya, sedangkan universal adalah masukannya bisa serial atau paralel
demikian juga keluarannya. IC 74194 adalah contoh Register 4-bit universal
seperti ditunjukkan pada gambar dibawah.
(a) Diagram Pin

14
 PARALELOUTPUT

V CC Q A Q B Q C Q D CLOCK S 1 S 0

16 15 14 13 12 11 10 9

74194

1 2 3 4 5 6 7 8

CLEAR SHIFT A B C D SHIFT GND

RIGHT LEFT
SERIAL PARALELINPUT SERIAL
INPUT INPUT

(b) Tabel Fungsi

Input Output
Mode Serial Paralel QD
Clear Clock QA QB QC
S1 S2 Left Right A B C D
L X X X X X X X X X L L L L
H X X X X X X X X QA0 QB0 QC0 QD0
H H H L X X a b c d a b c d
H L H X H X X X X H QAn QBn QCn
H L H X L X X X X L QAn QBn QCn
H H L H X X X X X QBn QCn QDn H
H H L L X X X X X QBn QCn QDn L
H L L X X X X X X X QA0 QB0 QC0 QD0

(c) Diagram Waktu

15
 CLOCK

MODE S0
CONTROL
INPUT S1

CLEAR

SERIAL R
DATA
INPUT L

A H
PARALEL L
B
DATA
INPUT C H
L
D

Q A

Q B
OUTPUT
Q C

Q D

SHIFT RIGHT SHIFT LEFT INHIBIT

CLEAR LOAD CLEAR

Gambar Register Universal 4-Bit 74194

Masukan S0 dan S1 digunakan untuk pergeseran kekanan (dari kiri ke

kanan) atau kekiri (dari kanan ke kiri), seperti ditunjukkan pada tabel berikut :

Tabel Masukan Kendali Register Universal 4 –Bit 74194

S1 S0 Clock Operasi
0 0 X tetap
0 1 geser kanan
1 0 geser kiri
1 1 paralel

Tabel diatas menunjukkan bahwa tidak ada perubahan pada data

Register saat kedua masukan kendali S 0 = S1 = 0, sehingga baik operasi serial
ataupun paralel tidak terjadi, inilah yang dinamakan menghalangi (inhibit)
operasi. Sedangkan apabila S0 = S1 = 1 maka pengisian data dilakukan secara
paralel melalui masukan A, B, C dan D, saat transisi naik dari pulsa Clock.

16
Register 74194 mempunyai masukan Clear aktif rendah yang digunakan untuk
mereset semua FF.

Aplikasi Register
a. Penunda Waktu (Time Delay)
Pada beberapa sistem digital, seringkali diperlukan untuk menunda
pemindahan data hingga operasi data lainnya telah lengkap, atau untuk
sinkronisasi data yang datang ke subsistem agar bisa diproses dengan data
lainnya. Register geser dapat digunakan untuk menunda data serial yang datang
oleh sejumlah pulsa Clock tertentu. Jumlah tingkat (FF) sesuai dengan jumlah
pulsa Clock yang diperlukan untuk menggeser tiap bit lengkap pada Register.
Penundaan waktu total dapat diatur oleh frekuensi Clock atau jumlah FF dalam
Register. Pada kenyataannya, frekuensi Clock sudah ditetapkan, sedangkan jumlah
FF (tingkat) yang diatur. Dengan menggunakan Register SIPO atau SISO maka
penundaan keluaran oleh jumlah pulsa Clock sama dengan atau lebih kecil dari
jumlah FF (tingkat) dalam Register.
Contohnya dua IC 74164 dalam bentuk Register SIPO digunakan untuk
menunda data serial 16 bit ke suatu subsistem setelah 4 mdetik dan ke subsistem
lainnya setelah 10 mdetik setelah subsistem pertama, dengan frekuensi operasi
Clock 1 MHz, yang ditunjukkan pada gambar dibawah.
keluaran serial tertunda 4 u detik

Masukan
Data Serial A B C D E F G H

74164

74164
CLOCK A B C D E F G H
1 MHz

keluaran serial tertunda 14 u detik

Gambar Contoh Dua 74164 untuk Penundaan 4 mdetik dan 14 mdetik

b. Konversi Data Serial – Paralel

17
 Pemrosesan data dalam operasi aritmatika pda mikroprosesor dan
komputer menggunakan transfer data paralel, sehingga lebih cepat operasinya.
Tetapi seringkali data ditransmisikan ke atau menerima dari suatu sistem tertentu
yang lokasinya jauh, untuk itu lebih efisien menggunakan transmisi serial,
akibatnya diperlukan konversi dari bentuk paralel ke serial dan sebaliknya. Untuk
penerapan itu bisa menggunakan Register SIPO dan PISO atau universal.
Data serial harus dicacah pada interval waktu tertentu untuk mendapatkan
tiap bit dalam urutan, format konversi dan sinkronisasi yang sesuai. Misalnya bit
tertentu harus ditambahkan ke data serial untuk menandai awal dan akhir kata, dan
bit ini harus tidak muncul apabila kata tersebut dikonversikan lagi ke bentuk
paralel. IC yang melakukan fungsi tersebut dinamakan Universal Asynchronous
Receiver Transmitter (UART), yang berisi Register dan rangkian sinkronisasi
untuk menerima data dalam bentuk serial dan mentransmisikannya dalam bentuk
paralel, dan sebaliknya. Hal ini seringkali dilakukan untuk teknik antar muka
sistem mikroprosesor dengan komponen periferal (pendukung) yang mengirim
dan menerima data dalam bentuk serial seperti ditunjukkan pada gambar
Antarmuka Sistem Mikroprosesor. Dua tanda panah menunjukkan bahwa
transmisi data dapat terjadi dalam dua arah.
transfer data bus data
serial paralel

UART

Periferal Sistem
Mik ro pro sesor

Gambar Antarmuka Sistem Mikroprosesor - Periferal dengan UART

c. Pencacah Lingkaran (Ring Counter)

Pencacah lingkaran disusun dengan menghubungkan keluaran FF akhir
Register geser ke masukan FF pertama, seperti ditunjukkan pada gambar di atas.
Pengisian Register dilakukan pada salah satu FF berisi data 1, sedangkan FF yang
lain 0. Dengan pemberian pulsa Clock secara kontinyu, maka data 1 tersebut akan
berputar, dan hanya satu keluaran tinggi pada satu saat, dengan demikian
keluarannya dapat digunakan sebagai pengurut pulsa sinkronisasi seperti halnya
Multivibrator monostabil pada bab lain.

18
 SET SET SET SET
D Q D Q D Q D Q
A B C D
CLR
Q CLR
Q CLR
Q CLR
Q

Clock

(a) Diagram Rangkaian Pencacah Lingkaran 4-Bit

C lo ck

Q A

Q B

Q C

Q D

(b) Diagram waktu Pencacah Lingkaran 4-Bit

Gambar Pencacah Lingkaran (Ring Counter) 4-Bit

Susunan FF seperti ini dikatakan sebagai pencacah (counter) karena dapat

menghitung jumlah pulsa Clock yang terjadi. Misalnya sudah dua FF (tingkat)
tinggi, maka telah tiga pulsa Clock terjadi dan seterusnya seperti halnya pencacah
desimal pada bab lalu. Ring counter dapat digunakan sebagai perangkat pembagi
n, n adalah jumlah FF (tingkat). Contohnya dari gambar Pencacah Lingkaran
diatas, karena menggunakan 4 bit maka frekuensi tiap keluaran FF adalah ¼
frekuensi Clock.
Sedangkan gambar Ring Counter 4-Bit (a) adalah contoh Ring counter 4
bit memulai sendiri (self starting). Saat awal semua keluaran FF adalah 0000
sehingga keluaran Gate NAND adalah 1, maka dengan pemberian satu pulsa
Clock menyebabkan keluaran QA menjadi 1 sedangkan keluaran lainnya tetap 0
dan keluaran Gate NAND adalah 0, yang digunakan untuk data masukan D A.
Pemberian pulsa Clock kedua menyebabkan data 1 bergeser ke keluaran FF
berikutnya, demikian seterusnya sampai pulsa keempat Clock data 1 berada pada
kondisi awal kembali, seperti ditunjukkan pada gambar Ring Counter 4-Bit (b).
(a) Ring Counter 4-Bit Memulai Sendiri

19
 SET SET SET SET
D Q D Q D Q D Q
A B C D
CLR
Q CLR
Q CLR
Q CLR
Q

Clock

(b) Tabel Urutan Ring Counter 4-Bit

Keluaran Masukan
Keadaan
QA QB QC QD DA
Awal 0 0 0 0 1
Setelah Pulsa 1 1 0 0 0 0
Setelah Pulsa 2 0 1 0 0 0
Setelah Pulsa 3 0 0 1 0 0
Setelah Pulsa 4 0 0 0 1 1
Setelah Pulsa 5 1 0 0 0 0
Setelah Pulsa 6 0 1 0 0 0
Setelah Pulsa 7 0 0 1 0 0
Setelah Pulsa 8 0 0 0 1 1

Gambar Ring Counter 4-Bit

d. Pencacah Johnson (Johnson Counter)
Mirip dengan Ring Counter, kecuali bahwa keluaran komplemen FF
terakhir dihubungkan dengan masukan data FF pertama, untuk itu seringkali
dinamakan juga Pencacah lingkaran terpilin (twisted-ring counter). Gambar
Johnson Counter 4-Bit (a) adalah contoh Johnson counter 4-bit, sedangkan apabila
saat awal diisikan data 0 pada semua FF, maka urutan hitungan dan diagram
waktunya ditunjukkan pada gambar Johnson Counter 4-Bit (b). frekuensi tiap
keluaran adalah 1/8 dari pulsa Clock. Johnson counter bisa dikatakan sebagai
pembagi 2n, n adalah jumlah FF (tingkat). Sedangkan gambar Johnson Counter 4-
Bit (c) adalah contoh Johnson Counter self starting.

(a) Johnson Counter 4-Bit

20
 SET SET SET SET
D Q D Q D Q D Q
A B C D
CLR
Q CLR
Q CLR
Q CLR
Q

Clock

(b) Tabel Urutan Johnson Counter 4-Bit

Keluaran Masukan
Keadaan
QA QB QC QD DA
Awal 0 0 0 0 1
Setelah Pulsa 1 1 0 0 0 1
Setelah Pulsa 2 1 1 0 0 1
Setelah Pulsa 3 1 1 1 0 1
Setelah Pulsa 4 1 1 1 1 0
Setelah Pulsa 5 0 1 1 1 0
Setelah Pulsa 6 0 0 1 1 0
Setelah Pulsa 7 0 0 0 1 0
Setelah Pulsa 8 0 0 0 0 1
Setelah Pulsa 9 1 0 0 0 1
(c) Diagram Waktu Johnson Counter 4-Bit
T
Clock

8T
Q A

Q B

Q C

Q D

(d) Johnson Counter 4-Bit Self Starting

SET SET SET SET

D Q D Q D Q D Q
A B C D
CLR
Q CLR
Q CLR
Q CLR
Q

Clock

Gambar Johnson Counter 4-Bit

COUNTER

21
 Counter juga disebut pencacah atau penghitung yaitu rangkaian logika
sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada
bagian masukan. Counter digunakan untuk berbagai operasi aritmatika, pembagi
frekuensi, penghitung jarak (odometer), penghitung kecepatan (spedometer), yang
pengembangannya digunakan luas dalam aplikasi perhitungan pada instrumen
ilmiah, kontrol industri, komputer, perlengkapan komunikasi, dan sebagainya.
Counter tersusun atas sederetan flip-flop yang dimanipulasi sedemikian
rupa dengan menggunakan peta Karnough sehingga pulsa yang masuk dapat
dihitung sesuai rancangan. Dalam perancangannya counter dapat tersusun atas
semua jenis flip-flop, tergantung karakteristik masing-masing flip-flop tersebut.
Dilihat dari arah cacahan, rangkaian pencacah dibedakan atas pencacah
naik (Up Counter) dan pencacah turun (Down Counter). Pencacah naik
melakukan cacahan dari kecil ke arah besar, kemudian kembali ke cacahan awal
secara otomatis. Pada pencacah menurun, pencacahan dari besar ke arah kecil
hingga cacahan terakhir kemudian kembali ke cacahan awal.

Tiga faktor yang harus diperhatikan untuk membangun pencacah naik atau
turun yaitu (1) pada transisi mana Flip-flop tersebut aktif. Transisi pulsa dari
positif ke negatif atau sebaliknya, (2) output Flip-flop yang diumpankan ke Flip-
flop berikutnya diambilkan dari mana. Dari output Q atau Q, (3) indikator hasil
cacahan dinyatakan sebagai output yang mana. Output Q atau Q. ketiga faktor
tersebut di atas dapat dinyatakan dalam persamaan EX-OR.

Secara global counter terbagi atas 2 jenis, yaitu: Syncronus Counter dan
Asyncronous counter. Perbedaan kedua jenis counter ini adalah pada
pemicuannya. Pada Syncronous counter pemicuan flip-flop dilakukan serentak
(dipicu oleh satu sumber clock) susunan flip-flopnya paralel. Sedangkan
pada Asyncronous counter, minimal ada salah satu flip-flop yang clock-nya dipicu
oleh keluaran flip-flop lain atau dari sumber clock lain, dan susunan flip-flopnya
seri. Dengan memanipulasi koneksi flip-flop berdasarkan peta karnough
atau timing diagram dapat dihasilkancounter acak, shift counter (counter sebagai
fungsi register) atau juga up-down counter.

22
1). Synchronous Counter

Syncronous counter memiliki pemicuan dari sumber clock yang sama dan
susunan flip-flopnya adalah paralel. Dalam Syncronous counter ini sendiri
terdapat perbedaan penempatan atau manipulasi gerbang dasarnya yang
menyebabkan perbedaan waktu tunda yang di sebut carry propagation delay.

Penerapan counter dalam aplikasinya adalah berupa chip IC baik IC TTL,

maupun CMOS, antara lain adalah: (TTL) 7490, 7493, 74190, 74191, 74192,
74193, (CMOS) 4017,4029,4042,dan lain-lain.

Pada Counter Sinkron, sumber clock diberikan pada masing-masing input

Clock dari Flip-flop penyusunnya, sehingga apabila ada perubahan pulsa dari
sumber, maka perubahan tersebut akan men-trigger seluruh Flip-flop secara
bersama-sama.

Tabel Kebenaran untuk Up Counter dan Down Counter Sinkron 3 bit :

23
Gambar rangkaian Up Counter Sinkron 3 bit

Gambar rangkaian Down Counter Sinkron 3 bit

Rangkaian Up/Down Counter Sinkron

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan

Down Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down
karena adanya input eksternal sebagai control yang menentukan saat menghitung
Up atau Down. Pada gambar 4.4 ditunjukkan rangkaian Up/Down Counter
Sinkron 3 bit. Jika input CNTRL bernilai ‘1’ maka Counter akan menghitung naik
(UP), sedangkan jika input CNTRL bernilai ‘0’, Counter akan menghitung turun
(DOWN).

24
Gambar rangkaian Up/Down Counter Sinkron 3 bit :

2). Asyncronous counter

Seperti tersebut pada bagian sebelumnya Asyncronous counter tersusun

atas flip-flop yang dihubungkan seri dan pemicunya tergantung dari flip-flop
sebelumnya, kemudian menjalar sampai flip-flop MSB-nya. Karena
itulah Asyncronous counter sering disebut juga sebagai ripple-through counter.

Sebuah Counter Asinkron (Ripple) terdiri atas sederetan Flip-flop yang

dikonfigurasikan dengan menyambung outputnya dari yan satu ke yang lain. Yang
berikutnya sebuah sinyal yang terpasang pada input Clock FF pertama akan
mengubah kedudukan outpunya apabila tebing (Edge) yang benar yang diperlukan
terdeteksi.

Output ini kemudian mentrigger inputclock berikutnya ketika terjadi

tebing yang seharusnya sampai. Dengan cara ini sebuah sinyal pada inputnya akan
meriplle (mentrigger input berikutnya) dari satu FF ke yang berikutnya sehingga
sinyal itu mencapai ujung akhir deretan itu. Ingatlah bahwa FF T dapat membagi

25
sinyal input dengan faktor 2 (dua). Jadi Counter dapat menghitung dari 0 sampai
2” = 1 (dengan n sama dengan banyaknya Flip-flop dalam deretan itu).

Tabel Kebenaran dari Up Counter Asinkron 3-bit

Gambar rangkaian Up Counter Asinkron 3 bit :

Timing Diagram untuk Up Counter Asinkron 3 bit :

26
 Berdasarkan bentuk timing diagram di atas, output dari flip-flop C menjadi
clock dari flip-flop B, sedangkan output dari flip-flop B menjadi clock dari flip-
flop A. Perubahan pada negatif edge di masing-masing clock flip-flop sebelumnya
menyebabkan flip-flop sesudahnya berganti kondisi (toggle), sehingga input-input
J dan K di masing-masing flip-flop diberi nilai ”1” (sifat toggle dari JK flip-flop).

Counter Asinkron Mod-N

Counter Mod-N adalah Counter yang tidak 2 n. Misalkan Counter Mod-6,

menghitung : 0, 1, 2, 3, 4, 5. Sehingga Up Counter Mod-N akan menghitung 0 s/d
N-1, sedangkan Down Counter MOD-N akan menghitung dari bilangan tertinggi
sebanyak N kali ke bawah. Misalkan Down Counter MOD-9, akan menghitung :
15, 14, 13, 12, 11, 10, 9, 8, 7, 15, 14, 13,..

Gambar rangkaian Up Counter Asinkron Mod-6

Sebuah Up Counter Asinkron Mod-6, akan menghitung : 0,1,2,3,4,5,0,1,2,

… Maka nilai yang tidak pernah dikeluarkan adalah 6. Jika hitungan menginjak

27
ke-6, maka counter akan reset kembali ke 0. Untuk itu masing-masing Flip-flop
perlu di-reset ke nilai ”0” dengan memanfaatkan input-input Asinkron-nya (

dan ). Nilai ”0” yang akan dimasukkan di PC didapatkan dengan

me-NAND kan input A dan B (ABC =110 untuk desimal 6). Jika input A dan B
keduanya bernilai 1, maka seluruh flip-flop akan di-reset.

Gambar rangkaian Up/Down Counter Asinkron 3 bit

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan

Down Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down
karena adanya input eksternal sebagai control yang menentukan saat menghitung
Up atau Down. Pada rangkaian Up/Down Counter ASinkron, output dari flip-flop
sebelumnya menjadi input clock dari flip-flop berikutnya.

28
 DAFTAR PUSTAKA

URL: https://id.scribd.com/doc/138108069/Teknik-Digital-Register, diakses pada

4 juni 2017

URL: http://tech-mienowuna.blogspot.co.id/2015/03/modul-iii-register.html,
diakses pada 4 juni 2017

URL: http://unhas.ac.id/tahir/BAHAN-KULIAH/R-LOGIKA-2007/Bab5-
register.dot, diakses pada 4 juni 2017

URL: http://www.adityarizki.net/tutorial-teknik-digital-rangkaian-pencacah-
counter/, diakses pada 4 juni 2017

29