Algoritma Dan Pemrograman Teori Dan Praktik Dalam Pascal Edisi Kedua - Normal - Bab 1

BUKU PANDUAN PRAKTIKUM
SISTEM DIGITAL
Tim Penyusun :
Laboratorium Sistem Komputer dan Robotika
LABORATORIUM SISTEM KOMPUTER DAN ROBOTIKA

FAKULTAS ILMU KOMPUTER
UNIVERSITAS BRAWIJAYA
Praktikum Sistem Digital
BAB I
ALJABAR BOOLEAN DAN IMPLEMENTASI GERBANG
PENGENALAN GERBANG LOGIKA DASAR
TUJUAN:
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu
 Memahami cara kerja gerbang logika dasar AND, OR, NOT, NAND, NOR, Ex-OR.
 Memahami cara kerja gerbang AND dan OR lebih dari 2 input.
PERALATAN:
Simulator Electronics Workbrench Multisim 11
TEORI :
Elemen Logika Dasar dan Tabel Kebenaran
Gerbang AND
Rangkaian AND dinyatakan sebagai = ∗ , dan output rangkaian Y menjadi “1” hanya ketika kedua
input A dan B bernilai “1”, dan output Y menjadi “1” pada nilai A dan B yang lain.
Gambar 1-1 Simbol gerbang AND
Gerbang OR
Rangkaian OR dinyatakan dalam = + , dan output rangkaian Y menjadi “0” hanya ketika kedua
input A dan B bernilai “0”, dan Y menjadi “1” pada nilai A dan B yang lain.
Fakultas Ilmu Komputer - Universitas Brawijaya

1
Gambar 1-2 Simbol Gerbang OR
Gerbang NOT
Rangkaian NOT juga dikenal sebagai inverter dan dinyatakan sebagai = ̅. Nilai output Y
merupakan negasi dari nilai input A. Jika input A bernilai “1’, maka nilai output Y menjadi “0”
demikian sebaliknya.
Gambar 1-3 Simbol Gerbang NOT
Gerbang NAND
Rangkaian NAND dinyatakan sebagai = ∗ , dan output Y bernilai “0” ketika kedua
input A dan B bernilai “1”, dan “0” untuk nilai yang lain.
Gambar 1-4 Simbol Gerbang NAND

2
Gerbang NOR
Rangkaian NOR dinyatakan sebagai = ( + ), dan output Y bernilai “1” ketika kedua input
A dan B bernilai “0”, dan output Y menjadi “0” untuk nilai-nilai input yang lain.
Gambar 1-5 Simbol Gerbang NOR
Gerbang EXCLUSIVE-OR
Exclusive-OR dinyatakan dalam = . + ̅. atau disederhanakan menjadi = ⨁ .

Output menjadi “0” ketika input A dan B pada level yang sama, dan output Y menjadi bernilai
“1” ketika kedua input mempunyai level yang berbeda.
Gambar 1-6 Simbol Gerbang Ex-OR
TUGAS:
Lengkapilah Tabel berikut:

INPUT AND OR NOT NAND NOR XOR
A B A.B A+B A B A.B A+B A⊕B
0 0
0 1
1 0
1 1

3
PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN ATURAN

BOOLEAN)
TUJUAN:
 Membuat sebuah rangkaian logika sederhana melalui persamaan Boolean dan Tabel
Kebenaran yang diketahui.
 Mendesain rangkaian logika sederhana
TEORI:
Aljabar Boolean memuat aturan-aturan umum (postulat) yang menyatakan hubungan antara
input-input suatu rangkaian logika dengan output-outputnya. Aturan-aturan itu dinyatakan dalam
sebuah persamaan Boolean, seperti pada tabel:
Tabel 1-1 Aturan-aturan Boolean
Dengan aturan-aturan di atas, sebuah persamaan logika yang rumit bisa disederhanakan dan
nilai logika yang didapatkan tidak berubah.
Sebagai contoh :
Sederhanakan persamaan logika berikut ini dan gambarkan rangkaian hasil penyederhanaannya :
= ( ̅+ )+ ̅

4
Jawab :
Dengan aturan De Morgan, ubahlah persamaan-persamaan di bawah garis bar :
= ( ̅+ )+ ̅
= ( ̅+ )+ ̅
= ̅+ ̅+ + ̅
= ̅+ ( ̅+ )+ ̅
Jabarkan dan sederhanakan persamaan dengan aturan Distributif

= ̅+ ̅ + + ̅
= ̅ (1 + ) + ( + ̅ )
Gunakan aturan-aturan komplemen untuk menghasilkan persamaan yang paling sederhana
sebagai berikut:
= ̅+
Gambar 1-7 Rangkaian Hasil Penyederhanaan
TUGAS:
Lengkapilah tabel dibawah ini!
INPUT OUTPUT
A B C
= ( ̅+ )+ ̅ = ̅+
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

5
RANGKAIAN SOP DAN POS
TUJUAN:
 Membuat rangkaian logika Sum Of Product dan Product of Sum yang berasal
dari gerbang-gerbang kombinasional.
 Memahami cara kerja rangkaian SOP dan POS
TEORI:
Persamaan Boolean dapat disederhanakan melalui dua bentuk ekspresi berikut ini ;
1. Product-of-Sum (POS)
2. Sum-of-Product (SOP)
Ekspresi POS dibentuk dari dua atau lebih fungsi OR yang di AND kan di
dalam tanda kurung, dan di dalam tanda kurung tersebut bisa terdiri dari dua atau
lebih variable. Contoh ekspresi POS adalah sebagai berikut :
Ekspresi SOP dibentuk dari dua atau lebih fungsi AND yang di OR kan di
dalam tanda kurung, dan di dalam tanda kurung tersebut bias terdiri dari dua atau
lebih variable. Contoh ekspresi SOP adalah sebagai berikut :
Ekspresi SOP lebih banyak digunakan daripada ekspresi POS karena sesuai
dengan implementasi pada Tabel Kebenaran. Rangkaian SOP dapat dibentuk dari
kombinasi gerbang AND-OR-NOT.

6
Perhatikan persamaan berikut :
Dengan menggunakan aturan de Morgan didapatkan :
Gunakan lagi aturan Boolean, didapatkan :
Persamaan di atas berbentuk ekspresi POS. Dengan menggunakan aturan Distributive

akan dihasilkan ekspresi yang mempunyai format SOP :
Rangkaian logika yang merepresentasikan persamaan diatas adalah sebagai berikut :
Gambar 1-8 Rangkaian
Setelah menjadi ekspresi POS maka rangkaiannya menjadi
Gambar 1-9 Rangkaian POS

7
Apabila dijadikan ekspresi SOP maka rangkaiannya menjadi
Gambar 1-10 Rangkaian SOP
PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN K-MAP)
TUJUAN:
 Membuat sebuah rangkaian logika sederhana melalui persamaan Boolean dan
Tabel Kebenaran yang diketahui.
 Menggunakan K-map untuk memecahkan persoalan disain rangkaian logika
sederhana
TEORI:
Karnaugh Map (disingkat K-map) adalah sebuah peralatan grafis yang
digunakan untuk menyederhanakan persamaan logika atau mengkonversikan sebuah
tabel kebenaran menjadi sebuah rangkaian Logika. Blok diagram sebuah K-map
seperti gambar di bawah ini. AB dan C adalah variabel input, output-output berupa
minterm-minterm bernilai 1 diisikan pada sel K-map. Jumlah sel K-map adalah 2
jumlah variabel input.

8
Gambar 1-11 Model K-Map 3 Variabel
Langkah-langkah dalam menggunakan K-map adalah sebagai berikut :
1. Konversikan persamaan Boolean yang diketahui ke dalam bentuk persamaan SOP-nya

(Sum of Product). Gunakan Tabel Kebenaran sebagai alat bantu.
2. Gambarlah K-map, dengan jumlah sel = 2 jumlah variabel input.
3. Isi sel K-map sesuai dengan minterm pada Tabel Kebenaran.
4. Cover minterm-minterm bernilai 1 yang berdekatan, dengan aturan :
a. hanya minterm berdekatan secara vertikal atau horizontal yang boleh di-cover.
b. Jumlah minterm berdekatan yang boleh di-cover adalah : 2. 4, 8, 16, 32
5. Buat persamaan SOP baru sesuai dengan hasil peng-cover-an minterm.
Dari persamaan SOP yang didapatkan, bisa digambarkan rangkaian hasil penyederhanaannya.
Contoh :
Dari persamaan berikut ini, buatlah rangkaian penyederhanaannya.
Persamaan di atas dipetakan ke dalam K-Map menjadi
Gambar 1-12 Hasil pemetaan persamaan

9
Setelah dilakukan peng-cover-an minterm-minterm yang berdekatan :
Gambar 1-13 Setelah dilakukan pengcoveran minterm
Dari hasil peng-cover-an didapatkan persamaan SOP :
Rangkaian penyederhanaannya adalah seperti pada gambar 1-14
Gambar 1-14 Rangkaian penyederhanaan
TUGAS:
Lengkapilah tabel di bawah ini!
INPUT OUTPUT
A B C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

10
BAB II
RANGKAIAN ARITMETIKA DIGITAL DASAR
TUJUAN:
 Memahami rangkaian aritmetika digital : adder dan subtractor
 Mendisain rangkaian adder dan subtractor (Half dan Full) berdasarkan Tabel Kebenaran yang
diketahui
PERALATAN:
TEORI:
Rangkaian aritmetika digital dasar terdiri dari dua macam: Adder, atau rangkaian
penjumlah, berfungsi menjumlahkan dua buah bilangan yang telah dikonversikan menjadi
bilangan-bilangan biner, dan Subtractor, atau rangkaian pengurang, yang berfungsi mengurangkan
dua buah bilangan.
1. HALF ADDER
Sebuah rangkaian Adder terdiri dari Half Adder dan Full Adder. Half Adder menjumlahkan
dua buah bit input, dan menghasilkan nilai jumlahan (sum) dan nilai lebihnya (carry-out). Half
Adder diletakkan sebagai penjumlah dari bit-bit terendah (Least Significant Bit). Blok Diagram
dari sebuah rangkaian Half Adder ditunjukkan pada gambar 2-1.
A 
Half
OUTPUT
INPUT
Adder
B CO
B B
Gambar 2-1. Blok Diagram Half Adder

1
Prinsip kerja Half Adder ditunjukkan pada gambar 2-2.
A1 A0
B1 B0 +
Σ Σ
+ +
COut COut
Gambar 2-2. Prinsip Kerja Half Adder
Sebuah Half Adder mempunyai rangkaian seperti berikut.
Σ = . + .
C = .
Gambar 2-3. Rangkaian Half Adder
Berdasarkan output yang didapatkan dari rangkaian, dibuat tabel kebenaran seperti Tabel 2-1.
Tabel 2-1. Tabel kebenaran Half Adder
A0 B0 COut
0 0
0 1
1 0
1 1

2
2. FULL ADDER
Sebuah Full Adder menjumlahkan dua bilangan yang telah dikonversikan menjadi
bilangan-bilangan biner. Masing-masing bit pada posisi yang sama saling dijumlahkan. Full Adder
sebagai penjumlah pada bit-bit selain yang terendah. Full Adder menjumlahkan dua bit input
ditambah dengan nilai Carry-Out dari penjumlahan bit sebelumnya. Output dari Full Adder adalah
hasil penjumlahan (Sum) dan bit kelebihannya (carry-out). Blok diagram dari sebuah full adder
diberikan pada gambar 2-4.
A 
OUTPUT
Full
INPUT
B Adder
CO BBB BB
C IN
BBB
BBB
B
Gambar 2-4. Blok Diagram Full Adder
Prinsip kerja Full Adder ditunjukkan pada gambar 2-5.
CIN CIN
A1 A0
+ B1 B0
Σ Σ Σ
+ +
COut COut
Gambar 2-5. Prinsip Kerja Full Adder

3
Rangkaian untuk sebuah Full Adder diberikan pada Gambar 2-6.
A1 1
B1
CIN
COUT
Gambar 2-6. Rangkaian Full Adder
Berdasarkan output-output yang didapatkan dari rangkaian, dibuat Tabel kebenaran seperti Tabel
2-2.
Tabel 2-2. Tabel Full Adder
A1 B1 CIN COut
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

4
3. HALF SUBTRACTOR
Sebuah rangkaian Subtractor terdiri dari Half Subtractor dan Full Subtractor. Half
Subtractor mengurangkan dua buah bit input, dan menghasilkan nilai hasil pengurangan (Remain)
dan nilai yang dipinjam (Borrow-out). Half Subtractor diletakkan sebagai pengurang dari bit-bit
terendah (Least Significant Bit). Prinsip kerja Substractor ditunjukkan pada gambar 2-7.
BIN BIN
A1 A0
- B1 B0
R R
+ +
BOut BOut
Gambar 2-7. Prinsip Kerja Substractor
Blok Diagram dari sebuah rangkaian Half Subtractor ditunjukkan pada gambar 2-8.
A R
OUTPUT
Half
INPUT
Subtractor
B BO
Gambar 2-8. Blok Diagram Half Subtractor

5
Sebuah Half Subtractor mempunyai Rangkaian seperti pada Gambar 2-9.
R = . + .
B = .
Gambar 2-9. Rangkaian Half Subtractor
Berdasarkan output-output yang didapatkan dari Rangkaian, didapat Tabel kebenaran seperti Tabel
2-3.
Tabel 2-3. Tabel Half Subtractor
A0 B0 R0 BOut
0 0
0 1
1 0
1 1
U 4. FULL SUBTRACTOR
Sebuah Full Subtractor mengurangkan dua bilangan yang telah dikonversikan menjadi
bilangan-bilangan biner. Masing-masing bit pada posisi yang sama saling dikurangkan. Full
Subtractor mengurangkan dua bit input dan nilai Borrow-Out dari pengurangan bit sebelumnya
Output dari Full Subtractor adalah hasil pengurangan (Remain) dan bit pinjamannya (borrow-out).
Blok diagram dari sebuah full subtractor diberikan pada gambar 2-10.
A R
OUTPUT
Full
INPUT
B Subtractor
BO BBB B
BI BBB
BB
N BBB
Gambar 2-10. Blok Diagram Full Subtractor

6
Rangkaian untuk sebuah Full Subtractor diberikan pada Gambar 2-11.
A1 R1
BBB BBB
B BBB
1 BBB
BI BBB
N BBB
B OUT
BBB BBB
Gambar 2-11. Rangkaian Full Subtractor
Berdasarkan output-output yang didapatkan dari Rangkaian, dibuat Tabel kebenaran seperti Tabel
2-4.
Tabel 2-4. Tabel Full Substractor
A1 B1 BIN R1 BOUT
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

7
RANGKAIAN ARITMETIKA DIGITAL LANJUT
TUJUAN:
 Memahami prinsip kerja rangkaian aritmetika biner : multiplier, paraller Adder dan
Parallel Subtractor
 Mendisain rangkaian multiplier,Parallel Adder dan Parallel Subtractor
PERALATAN:
TEORI:
Rangkaian Aritmetika Lanjut meliputi : Multiplier (rangkaian Pengali), Parallel Adder dan
Parallel Subtractor. Setelah mengetahui prinsip dasar dari Adder dan Subtractor, dapat dilanjutkan
dengan membuat rangkaian Adder dan Subtractor untuk penjumlahan dan pengurangan lebih dari
1 bit.
1. MULTIPLIER
Rangkaian Multiplier terdiri dari dua blok input (yang masing-masing mewakili register
yang akan dikalikan) serta satu blok output. Setiap blok dapat terdiri lebih dari 1 bit data. Bilangan
yang dikalikan dan pengalinya, serta hasil kalinya berupa bilangan biner. Setelah didapatkan
hasilnya, masing-masing bit outputnya dibuat dengan persamaan yang didapatkan dari K-Map.
Blok Diagram dari rangkaian Multiplier ditunjukkan pada gambar 3-1.

8
Gambar 3-1. Blok Diagram dan Rangkaian Multiplier 2 bit input
Tabel 3-1. Tabel Perkalian 2 bit biner

9
2. PARALLEL ADDER
Rangkaian Parallel Adder adalah rangkaian penjumlah dari dua bilangan yang telah dikonversikan ke
dalam bentuk biner. Anggap ada 2 buah register A dan B, masing-masing register terdiri dari 4 bit biner :
A3A2A1A0 dan B3B2B1B0. Penjumlahan dari kedua register itu dapat dinyatakan sebagai berikut :
Rangkaian Parallel Adder dari persamaan di atas ditunjukkan pada gambar 3-2.
Gambar 3-2. Rangkaian Parallel Adder 4 bit

10
Rangkaian Parallel Adder terdiri dari Sebuah Half Adder (HA) pada Least Significant Bit (LSB) dari
masing-masing input dan beberapa Full Adder pada bit-bit berikutnya. Prinsip kerja dari Parallel Adder
adalah sebagai berikut : penjumlahan dilakukan mulai dari LSB-nya. Jika hasil penjumlahan adalah
bilangan desimal “2” atau lebih, maka bit kelebihannya disimpan pada Cout, sedangkan bit di bawahnya
akan dikeluarkan pada Σ. Begitu seterusnya menuju ke Most Significant Bit (MSB)nya.
3. PARALLEL SUBTRACTOR
Rangkaian Parallel Subtractor merupakan modifikasi dari rangkaian Parallel Adder. Dengan
mengimplementasikan prinsip 2’s complement, rangkaian Parallel Subtractor akan bekerja seperti
rangkaian Parallel Adder. Sebagai contoh, pengurangan 5 dengan 2 adalah sama dengan penjumlahan 5
dengan (-2). Proses pengurangan dua buah bilangan 4 bit biner dapat dinyatakan sebagai berikut :
Dimana : -B3B2B1B0 artinya bilangan negatif dari B3B2B1B0 yang dilakukan dengan 2’s complement.
Jadi prinsip rangkaian subtractor adalah rangkaian Adder yang salah satu inputnya diubah menjadi
negatif.
Dari rangkaian Parallel Subtractor pada gambar 9-3 dapat dilihat adanya Gerbang Ex-OR di masing-
masing input Full-Adder nya. Rangkaian Ex-OR ini mendapat input dari SUB. Jika input SUB diberikan
nilai “1” maka rangkaian Ex-OR mengubah input B menjadi kebalikannya dan bersamaan dengan itu
input SUB tersebut juga dimasukkan ke C IN, sehingga nilai input B menjadi 2’s complement-nya.
Sedangkan jika input SUB diberi nilai “0” maka rangkaian tersebut menjadi rangkaian Adder.

11
Gambar 3-3. Rangkaian Parallel Subtractor dari modifikasi Parallel Adder

12
BAB III
RANGKAIAN KOMBINASIONAL
A. ENCODER
TUJUAN :
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu :
 Memahami prinsip kerja dari rangkaian Encoder
PERALATAN :
Simulator Electronics Workbench Multisim 11
TEORI :
Sebuah rangkaian Encoder menterjemahkan keaktifan salah satu inputnya menjadi
urutan bit-bit biner. Encoder terdiri dari beberapa input line, hanya salah satu dari input-input
tersebut diaktifkan pada waktu tertentu, yang selanjutnya akan menghasilkan kode output N-
bit. Gambar 4-1 menunjukkan blok diagram dari sebuah encoder.
Kode output
N-bit
Hanya salah satu bernilai HIGH

pada waktu tertentu
Gambar 4-1. Blok diagram Encoder
Tabel Kebenaran dari Rangkaian Encoder 4x2 ditunjukkan pada Tabel 2-1
Tabel 4-1. Tabel Kebenaran Encoder 4x2

Input Output
I0 I1 I2 I3 A B
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1

11
Berdasarkan output dari Tabel Kebenaran di atas, dibuat rangkaian encoder yang
merupakan aplikasi dari gerbang OR, seperti ditunjukkan pada gambar 4-2.
4
Input
Line { } Output
Kode 2 bit
Gambar 4-2. Rangkaian Encoder 4x2
B. DECODER
TUJUAN :
 Memahami prinsip kerja dari rangkaian Decoder
PERALATAN :
TEORI :
DECODER
Sebuah Decoder adalah rangkaian logika yang menerima input-input biner dan
mengaktifkan salah satu output-nya sesuai dengan urutan biner input-nya. Blok Diagram dari
rangkaian Decoder diberikan pada gambar 4-3.
Hanya ada 1 bernilai HIGH

untuk setiap kode input
Gambar 4-3. Blok diagram Decoder

12
Beberapa rangkaian Decoder yang sering dijumpai adalah decoder 3x8 ( 3 bit input dan
8 output line), decoder 4x16, decoder BCD to Decimal (4 bit input dan 10 output line), decoder
BCD to 7 segment (4 bit input dan 8 output line). Khusus untuk BCD to 7 segment mempunyai
prinsip kerja yang berbeda dengan decoder-decoder yang lain, di mana kombinasi dari setiap
inputnya dapat mengaktifkan beberapa output line-nya (bukan salah satu line). Tabel
Kebenaran sebuah Decoder 2 x 4 ditunjukkan pada Tabel 4-2
Tabel 4-2. Tabel Kebenaran decoder 2x4

Input Output
A B O0 O1 O2 O3
0 0
0 1
1 0
1 1
Berdasarkan output dari Tabel Kebenaran di atas, dibuat rangkaian decoder yang
merupakan aplikasi dari gerbang AND, seperti ditunjukkan pada gambar 4-4.
Gambar 4-4. Rangkaian Decoder 2x4
Salah satu jenis IC Decoder adalah 74138. IC ini mempunyai 3 input biner dan 8 output,
dimana nilai output adalah ‘1’ untuk salah satu dari ke 8 jenis kombinasi inputnya. IC Decoder
3x8 ditunjukkan pada gambar 4-5.

13
Gambar 4-5. IC Decoder 3x8 (74138)
C. MULTIPLEXER
TUJUAN :
 Memahami prinsip kerja dari rangkaian Multiplexer
 Memahami prinsip kerja dari rangkaian Demultiplexer
PERALATAN :
TEORI :
1. MULTIPLEXER
Sebuah Multiplexer adalah rangkaian logika yang menerima beberapa input data digital
dan menyeleksi salah satu dari input tersebut pada saat tertentu, untuk dikeluarkan pada sisi
output. Seleksi data-data input dilakukan oleh selector line, yang juga merupakan input dari
multiplexer tersebut. Blok diagram sebuah multiplexer ditunjukkan pada gambar 4-6.

14
Gambar 4-6. Blok Diagram Multiplexer
Tabel kebenaran sebuah multiplekser ditunjukkan pada Tabel 4-3.

Tabel 4-3. Table Kebenaran Multiplekser dengan 2 select line
INPUT OUTPUT
S0 S1 D0 D1 D2 D3 X Ket
0 0 0 x x X
D0
0 0 1 x x X
0 1 X 0 x X
D1
0 1 X 1 x X
1 0 X x 0 X
D2
1 0 X x 1 X
1 1 X x x 0
D3
1 1 X x x 1

15
Rangkaian Multiplekser ditunjukkan pada gambar 4-7.
Gambar 4-7. Rangkaian Multiplexer 4x1
2. DEMULTIPLEXER
Sebuah Demultiplexer adalah rangkaian logika yang menerima satu input data dan
mendistribusikan input tersebut ke beberapa output yang tersedia.
Seleksi data-data input dilakukan oleh selector line, yang juga merupakan input dari
demultiplexer tersebut. Blok diagram sebuah demultiplexer ditunjukkan pada gambar 4-8.
Gambar 4-8. Blok Diagram Demultiplexer

16
Tabel Kebenaran sebuah Demultiplekser ditunjukkan pada Tabel 4-4.

Tabel 4-4. Tabel Kebenaran Demultiplekser dengan 2 select line
INPUT OUTPUT
S0 S1 Inp O0 O1 O2 O3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Rangkaian Demultiplexer ditunjukkan pada gambar 4-9.
Gambar 4-9. Rangkaian Demultiplexer 1x4

17
BAB IV
FLIP-FLOP
TUJUAN :
Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu :
 Membedakan rangkaian sekuensial dan kombinasional.
 Membedakan sifat dasar SR-FF dengan dan tanpa clock.
 Menggunakan input-input Asinkron pada JK-FF.
 Membuat D-FF dan T-FF dari JK-FF dan SR-FF.
 Mendisain beberapa macam rangkaian sekuensial menggunakan ke-4 jenis Flip-
flop.
PERALATAN :
TEORI :
Dasar Teori
Berdasarkan kemampuannya menyimpan data, rangkaian digital dibedakan menjadi

dua macam, rangkaian kombinasional dan rangkaian sekuensial. Pada rangkaian
kombinasonal, data dimasukkan pada waktu ti, akan dikeluarkan pada waktu ti juga. Pada
rangkaian kombinasional, hanya ada dua keadaan, yaitu Present Input, yaitu data input yang
diberikan pada saat itu dan Present Output, yaitu data yang dikeluarkan pada saat itu juga.
Pada rangkaian sekuensial, ada siklus umpan balik, dimana output yang dihasilkan pada
waktu ti diumpan balikkan sehingga menjadi input internal saat itu juga, bersama-sama
dengan input dari luar. Hasil dari proses logika akan dikeluarkan sebagai output yang akan
datang. Karena adanya siklus umpan balik, maka terjadi penundaan waktu keluar dari data.
Adanya penundaan waktu keluar tersebut dimanfaatkan oleh disainer untuk menjadikan
rangkaian sekuensial sebagai rangkaian pengingat atau penyimpan data. Pada rangkaian
sekuensial ada tiga keadaan Present Input, Present Output dan Next Output.

19
Pada percobaan sebelumnya telah dibahas rangkaian-rangkaian logika kombinasinal

yaitu Dekoder, Enkoder, Multiplekser dan Demultiplekser. Pada rangkaian tersebut terlihat
bahwa kondisi keluaran hanya dipengaruhi oleh kondisi masukan pada saat itu. Sedangkan
yang termasuk rangkaian-rangkaian sekuensial yaitu flip-flop, counter, dan register.
Flip-flop merupakan suatu rangkaian sekuensial yang dapat menyimpan data sementara
(latch) dimana bagian outputnya akan me-respons input dengan cara mengunci nilai input
yang diberikan atau mengingat input tersebut. Flip-flop mempunyai dua kondisi output yang
stabil dan saling berlawanan. Perubahan dari setiap keadaan output dapat terjadi jika diberikan
trigger pada flip-flop tersebut. Triger –nya berupa sinyal logika “1” dan “0” yang kontinyu,
yaitu yang disebut dengan sinyal clock.
Pada flip-flop dan rangkaian sekuensial lainnya, sinyal clock dapat dimanfaatkan pada
dua keadaan tepi sinyal (signal edge), yaitu positive edge dan negative edge. Rangkaian yang
positive edge akan aktif ketika terjadi perubahan atau transisi clock dari “0” ke “1”, sedangkan
rangkaian yang negative edge akan aktif ketika transisi clock “1” ke “0”.
(i) (ii)
Gambar 5-1. Perbedaan (i) positive edge dan (ii) negative edge
Ada 4 tipe Flip-flop yang dikenal, yaitu SR, JK, D dan T Flip-flop. Dua tipe pertama
merupakan tipe dasar dari Flip-flop, sedangkan D dan T merupakan turunan dari SR dan JK
Flip-flop.
A. SR-Flip-Flop (SET & RESET Flip-Flop)

SR-Flip-flop merupakan flip-flop yang paling dasar dan rangkaian pembentuk dari
semua jenis flip-flop. SR-FF terdiri dari dua input, yaitu S (set) dan R (reset), dan output yang
tersimpan ditandai sebagai Q dan komplemennya Q’. Pada SR-FF, sesuai dengan namanya
terdapat dua keadaan dasar: Set adalah ketika flip-flop menyimpan nilai “1”, sedangkan Reset
adalah ketika flip-flop menyimpan nilai “0”. Pada SR-FF terdapat kelemahan, yaitu ketika
kedua input S dan R-nya sama-sama bernilai “1”, flip-flop tidak mampu merespons kondisi
output berikutnya.

20
SR-FF dapat dibentuk dengan dua cara; dari gerbang NAND atau dari gerbang NOR.
Proses pembentukan dasar SR-FF telah dijelaskan dalam teori. Pada percobaan ini kita akan
mengamati dua jenis SR-FF, yang tanpa menggunakan Clock dan dengan menggunakan
Clock. Perbedaan dasar dari kedua jenis SR tersebut adalah perubahan output berikutnya akan
terjadi dengan atau tanpa adanya clock/trigger.
Gambar 5-2. Simbol Logika SR-FF tanpa Clock
Pada jenis SR-FF yang disimbolkan pada gambar 5-2, setiap perubahan yang diberikan
pada input S dan R akan menyebabkan terjadinya perubahan output menuju keadaan
berikutnya.
CLK
Gambar 5-3 Simbol Logika SR-FF dengan Clock / Positive-edge Trigger
SR-FF dengan simbol seperti pada gambar 5-3, outputnya baru akan memberikan respons
menuju output berikutnya jika input CLK diberi trigger. Jika input clock bertransisi dari “0”
ke “1”, maka kondisi output akan berubah sesuai dengan perubahan input SR-nya, jika clock
bernilai “0”, kondisi output tetap pada kondisi sebelumnya, meskipun nilai input S dan R-nya
diubah-ubah.

21
Tabel 5-1 Tabel State SR-FF dengan Clock

Clock Present State Present Next Output
Output
CLK S R Q Qnext
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
B. JK-FLIP-FLOP
JK-FF adalah SR-FF yang telah dimodifikasi sedemikian rupa. Pada SR- FF, jika kedua
input S dan R-nya sama-sama bernilai “1”, flip-flop tidak mampu merespons kondisi output
berikutnya. Sebuah JK-FF dibentuk dari SR-FF dengan tambahan gerbang AND pada sisi
input SR-nya. Dengan tambahan tersebut, apabila input J dan K keduanya bernilai “1” akan
membuat kondisi output berikutnya menjadi kebalikan dari kondisi output sebelumnya.
Keadaan ini dinamakan Toggle.
CLK
Gambar 5-4. Simbol Logika JK-FF dengan negative-edge trigger

22
Tabel 5-2. Tabel State JK-FF

Clock Present State Present Next Output
Output
CLK J K Q Qnext
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
C. D-FLIP FLOP (Delay/Data Flip-Flop)

Sebuah D-FF terdiri dari sebuah input D dan dua buah output Q dan Q’. D-FF digunakan
sebagai Flip-flop pengunci data. Prinsip kerja dari D-FF adalah sebagai berikut: berapapun
nilai yang diberikan pada input D akan dikeluarkan dengan nilai yang sama pada output Q.
D-FF diaplikasikan pada rangkaian-rangkaian yang memerlukan penyimpanan data
sementara sebelum diproses berikutnya. D-FF juga dapat dibuat dari JK-FF, dengan
mengambil sifat Set dan Reset dari JK-FF tersebut.
23
CLK
CLK
Gambar 5-5. D-Flip Flop

(i) Simbol Logika D-FF (ii) D-FF dari JK-FF
Tabel 5-3 Tabel State D-FF

Clock Present State Present Next
Output Output
CLK D Q Qnext
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
D. T-FLIP-FLOP (Toggle Flip-Flop)

T-Flip-flop merupakan turunan dari JK-FF yaitu mengambil sifat toggle ketika kedua
input J dan K bernilai “1”. T-FF terdiri dari satu input T yang didapatkan dari input J dan K
yang digabungkan pada JK-FF, sehingga ketika T bernilai “1” pada setiap siklus clock akan
menghasilkan output yang berkebalikan dari output sebelumnya.
Gambar 5-6. Simbol logika T-Flip flop
24
Sebuah T-FF dapat dibentuk dari SR-FF maupun dari JK-FF, karena pada kenyataan, IC
T-FF tidak tersedia di pasaran. T-FF biasanya digunakan untuk rangkaian yang memerlukan
kondisi output berikut yang selalu berlawanan dengan kondisi sebelumnya, misalkan pada
rangkaian pembagi frekuensi (Frequency Divider). Rangkaian T-FF dibentuk dari SR-FF
dengan memanfaatkan hubungan Set dan Reset serta output Q dan Q’ yang diumpan balik ke
input S dan R. Sedangkan rangkaian T-FF yang dibentuk dari JK-FF hanya perlu
menambahkan nilai “1” pada input-input J dan K (ingat sifat Toggle dari JK-FF).
CLK
CLK
Gambar 5-7- T-Flip Flop

(i) Dari SR-FF (ii) Dari JK-FF
Tabel 5.4 Tabel State T-FF

Clock Toggle Present Output Next
Output
CLK T Q Qnext
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

25
BAB V
COUNTER
TUJUAN :
 Membuat Rangkaian dasar Counter Sinkron dengan prinsip Sekuensial
 Memahami karakteristik Counter Sinkron
PERALATAN :
TEORI :
A. COUNTER SINKRON
Counter merupakan aplikasi dari Flip-flop yang mempunyai fungsi menghitung.
Proses penghitungan yang dilakukan Counter secara sekuensial, baik menghitung naik (Up
Counting) maupun turun (Down Counting). Berdasarkan pemberian trigger di masing-
masing flip-flop penyusun rangkaian Counter, dikenal 2 macam Counter : Counter Sinkron
(Synchronous Counter) dan Counter Asinkron (Asynchronous Counter). Pada Counter
Sinkron, sumber clock diberikan pada masing-masing input Clock dari Flip-flop
penyusunnya, sehingga apabila ada perubahan pulsa dari sumber, maka perubahan tersebut
akan men-trigger seluruh Flip-flop secara bersama-sama.
Gambar 6-1. Rangkaian Counter Up Sinkron 3 bit

26

Tabel 6-1. Tabel Kebenaran Up Counter Sinkron 3 bit
Clock A B C
ke-
0
1
2
3
4
5
6
7
8
9
10
UP & DOWN COUNTER

Sebuah Counter disebut sebagai Up Counter jika dapat menghitung secara berurutan
mulai dari bilangan terkecil sampai bilangan terbesar. Contoh : 0-1-2-3-4-5-6-7-0-1-2-….
Sedangkan Down Counter adalah Counter yang dapat menghitung secara berurutan dari
bilangan terbesar ke bilangan terkecil. Tabel PS/NS untuk Up dan Down Counter 3 bit seperti
ditunjukan pada Tabel 6-2.
Tabel 6-2. Tabel PS/NS untuk Up dan Down Counter 3 bit.

27
Untuk membuat sebuah rangkaian Up Counter, lakukan langkah-langkah sintesa

rangkaian yang telah dijelaskan sebelumnya. Dari hasil persamaan logika berdasarkan Tabel
PS/NS di atas didapatkan rangkaian seperti di bawah ini :
Gambar 6-2. Rangkaian Up Counter Sinkron 3 bit

Berdasarkan Tabel 6-2, dapat dilihat bahwa Down Counting merupakan kebalikan
dari Up Counting, sehingga rangkaiannya masih tetap menggunakan rangkaian Up Counter,
hanya outputnya diambilkan dari Q masing-masing Flip-flop. Bentuk rangkaian Down
Counter adalah seperti gambar 6-3.
Gambar 6-3. Rangkaian Down Counter Sinkron 3 bit
RANGKAIAN UP/DOWN COUNTER

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya
input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada
gambar 6-4 ditunjukkan rangkaian Up/Down Counter Sinkron 3 bit. Jika input CNTRL
bernilai ‘1’ maka Counter akan menghitung naik (UP), sedangkan jika input CNTRL bernilai
‘0’, Counter akan menghitung turun (DOWN).

28
Gambar 6-4. Rangkaian Up/Down Counter Sinkron 3 bit
B. COUNTER ASINKRON
TUJUAN :
 Membuat Rangkaian dasar Counter Asinkron 3-bit
 Membuat Timing Diagram Counter
 Membuat Counter Asinkron MOD-n
 Membuat Up-Down Counter Asinkron
PERALATAN :
TEORI :
PENDAHULUAN
Pada Counter Asinkron, sumber clock hanya diletakkan pada input Clock di Flip-flop
terdepan (bagian Least Significant Bit / LSB), sedangkan input-input clock Flip-flop yang lain
mendapatkan catu dari output Flip-flop sebelumnya. Konfigurasi ini didapatkan dari gambar
timing diagram Counter 3-bit seperti ditunjukkan pada gambar 6-5. Dengan konfigurasi ini,
masing-masing flip-flop di-trigger tidak dalam waktu yang bersamaan. Model asinkron
semacam ini dikenal juga dengan nama Ripple Counter.

29
Gambar 6-5. Timing Diagram Up Counter Asinkron 3 bit

Tabel 6-3. Tabel Kebenaran dari Up Counter Asinkron 3 bit
Clock A B C
0
1
2
3
4
5
6
7
8
9
10
Berdasarkan bentuk timing diagram di atas, output dari flip-flop C menjadi clock dari
flip-flop B, sedangkan output dari flip-flop B menjadi clock dari flip-flop A. Perubahan pada
negatif edge di masing-masing clock flip-flop sebelumnya menyebabkan flip-flop sesudahnya
berganti kondisi (toggle), sehingga input-input J dan K di masing-masing flip-flop diberi nilai
”1” (sifat toggle dari JK flip-flop). Bentuk dasar dari Counter Asinkron 3-bit ditunjukkan
pada gambar 6-6
Gambar 6-6. Up Counter Asinkron 3 bit

30
COUNTER ASINKRON MOD-N

n
Counter Mod-N adalah Counter yang tidak 2 . Misalkan Counter Mod-6, menghitung
: 0, 1, 2, 3, 4, 5. Sehingga Up Counter Mod-N akan menghitung 0 s/d N-1, sedangkan Down
Counter MOD-N akan menghitung dari bilangan tertinggi sebanyak N kali ke bawah.
Misalkan Down Counter MOD-9, akan menghitung : 15, 14, 13, 12, 11, 10, 9, 8, 7, 15, 14,
13,.. Sebuah Up Counter Asinkron Mod-6, akan menghitung : 0,1,2,3,4,5,0,1,2,... Maka nilai
yang tidak pernah dikeluarkan adalah 6. Jika hitungan menginjak ke-6, maka counter akan
reset kembali ke 0. Untuk itu masing-masing Flip-flop perlu di-reset ke nilai ”0” dengan
memanfaatkan input-input Asinkron-nya Nilai “0”yang akan dimasukkan

di PC didapatkan dengan me-NAND kan input A dan B (ABC = 110 untuk desimal 6). Jika
input A dan B keduanya bernilai 1, maka seluruh flip-flop akan di-reset.
Gambar 6-7. RangkaianUp Counter Asinkron Mod-6
RANGKAIAN UP/DOWN COUNTER

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya
input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada
rangkaian Up/Down Counter ASinkron, output dari flip-flop sebelumnya menjadi input clock
dari flip-flop berikutnya, seperti ditunjukkan pada gambar 6-8.
Gambar 6-8. RangkaianUp/Down Counter Asinkron 3 bit

31
BAB VI
SHIFT REGISTER
TUJUAN :
Setelah melakukan percobaan ini mahasiswa diharapkan mampu :
- Menjelaskan prinsip kerja Shift Register secara umum
- Mengetahui jenis-jenis Shift Register dan cara kerjanya
PERALATAN :
DASAR TEORI :
Di dalam sistem digital, register digunakan sebagai tempat menyimpan
sementara sebuah grup bit data. Bit-bit data (“1” atau “0”) yang sedang berjalan di
dalam sebuah sistem digital, kadang-kadang perlu dihentikan, di-copy, dipindahkan
atau hanya digeser ke kiri atau ke kanan satu atau lebih posisi.
Shift Register mampu menjalankan fungsi-fungsi di atas serta menyimpan bit-bit
data. Sebagian besar shift Register dapat meng-handle perpindahan secara parallel
maupun serial, serta dapat mengubah dari sistim serial ke paralel atau sebaliknya.
Rangkaian dasar Shift Register dapat dibuat dari beberapa Flip-flop sejenis, yang
dihubungkan. Pewaktuan dari proses penggeseran pada register dilakukan oleh input
clock. Pergeseran satu posisi ke kanan dilakukan setiap satu input clock.
Ada 4 macam konversi yang bisa dilakukan menggunakan Shift Register, yaitu
Paralel Input Paralel Output (PIPO), Serial Input Serial Output (SISO), Paralel Input
Serial Output (PISO) dan Serial Input Paralel Output (SIPO).

33
SHIFT REGISTER SERIAL INPUT SERIAL OUTPUT
PROSEDUR PERCOBAAN 1 :
1. Dengan menggunakan 4 buah D-Flip-flop, buat rangkaian seperti gambar 7-1.
berikut ini.
Gambar 7-1. Shift Register Serial Input Serial Output
2. Berikan nilai masukan sesuai dengan yang diinstruksikan oleh asisten.

3. Lakukan penekanan clock pertama dan amati perubahan yang terjadi pada output
masing-masing flip-flop. Berikan penekanan berikutnya. Tulis hasilnya pada
Tabel 7-1
Tabel 7-1 Shift Register Serial Input Serial Output
INPUT CLOCK OUTPUT
FF1 FF2 FF3 FF4
1
2
3
4
SHIFT REGISTER PARALEL INPUT PARALEL OUTPUT
berikut ini.

34
Gambar 7-2. Shift Register Paralel Input Paralel Output

Tabel 7-2.
Tabel 7-2 Shift Register Paralel Input Paralel Output
INPUT CLOCK OUTPUT
FF1 FF2 FF3 FF4
1
2
3
4
SHIFT REGISTER SERIAL INPUT PARALEL OUTPUT

Register jenis ini dapat meng-konversikan data serial menjadi data paralel.
berikut ini.

35
Gambar 7-3. Shift Register Serial Input Paralel Output

Tabel 7-3.
Tabel 7-3 Shift Register Serial Input Paralel Output
INPUT CLOCK OUTPUT
FF1 OUTPUT
CONTROL FF1 FF2 FF3 FF4
1
2
3
4
SHIFT REGISTER PARALEL INPUT SERIAL OUTPUT

Register jenis ini dapat meng-konversikan data paralel menjadi data serial.
berikut ini.

36
Gambar 7-4. Shift Register Paralel Input Serial Output

Tabel 7-4
Tabel 7-4 Shift Register Paralel Input Serial Output
INPUT CLOCK OUTPUT
FF1 FF2 FF3 FF4 INPUT
CONTROL
1
2
3
4
SHIFT REGISTER UNIVERSAL

Register jenis ini dapat meng-konversikan data paralel menjadi data serial.
1. Dengan menggunakan 4 buah JK-Flip-flop, buat rangkaian seperti gambar 7-5.
berikut ini.

37
Gambar 7-5. Shift Register Universal

3. Lakukan penekanan clock pertama dan amati perubahan yang terjadi pada
output masing-masing flip-flop. Berikan penekanan berikutnya. Tulis hasilnya
pada Tabel 7-5.
Tabel 7-5. Shift Register Universal

Clock I0 I1 I2 I3 IC OC Q0 Q1 Q2 Q3
1 1 0 0 1 1 1
2 1 0 1 1 1 1
3 1 1 0 0 0 1
4 0 0 0 1 0 0
5 0 0 0 0 0 1
6 1 0 1 0 1 0
7 0 1 0 1 1 0
8 0 1 1 0 1 0

38

Algoritma Dan Pemrograman Teori Dan Praktik Dalam Pascal Edisi Kedua - Normal - Bab 1

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Algoritma Dan Pemrograman Teori Dan Praktik Dalam Pascal Edisi Kedua - Normal - Bab 1

Diunggah oleh

Hak Cipta:

Format Tersedia

BUKU PANDUAN PRAKTIKUM

Laboratorium Sistem Komputer dan Robotika

LABORATORIUM SISTEM KOMPUTER DAN ROBOTIKA

PENGENALAN GERBANG LOGIKA DASAR

Gambar 1-1 Simbol gerbang AND

Fakultas Ilmu Komputer - Universitas Brawijaya

Gambar 1-2 Simbol Gerbang OR

Gambar 1-3 Simbol Gerbang NOT

Gambar 1-4 Simbol Gerbang NAND

Fakultas Ilmu Komputer - Universitas Brawijaya

Gambar 1-5 Simbol Gerbang NOR

Exclusive-OR dinyatakan dalam = . + ̅. atau disederhanakan menjadi = ⨁ .

Gambar 1-6 Simbol Gerbang Ex-OR

Lengkapilah Tabel berikut:

Fakultas Ilmu Komputer - Universitas Brawijaya

PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN ATURAN

Fakultas Ilmu Komputer - Universitas Brawijaya

Dengan aturan De Morgan, ubahlah persamaan-persamaan di bawah garis bar :

Jabarkan dan sederhanakan persamaan dengan aturan Distributif

Gambar 1-7 Rangkaian Hasil Penyederhanaan

Fakultas Ilmu Komputer - Universitas Brawijaya

RANGKAIAN SOP DAN POS

Fakultas Ilmu Komputer - Universitas Brawijaya

Perhatikan persamaan berikut :

Dengan menggunakan aturan de Morgan didapatkan :

Gunakan lagi aturan Boolean, didapatkan :

Persamaan di atas berbentuk ekspresi POS. Dengan menggunakan aturan Distributive

Rangkaian logika yang merepresentasikan persamaan diatas adalah sebagai berikut :

Gambar 1-8 Rangkaian

Setelah menjadi ekspresi POS maka rangkaiannya menjadi

Gambar 1-9 Rangkaian POS

Fakultas Ilmu Komputer - Universitas Brawijaya

Apabila dijadikan ekspresi SOP maka rangkaiannya menjadi

Gambar 1-10 Rangkaian SOP

PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN K-MAP)

Fakultas Ilmu Komputer - Universitas Brawijaya

Gambar 1-11 Model K-Map 3 Variabel

Langkah-langkah dalam menggunakan K-map adalah sebagai berikut :

1. Konversikan persamaan Boolean yang diketahui ke dalam bentuk persamaan SOP-nya

Dari persamaan berikut ini, buatlah rangkaian penyederhanaannya.

Persamaan di atas dipetakan ke dalam K-Map menjadi

Gambar 1-12 Hasil pemetaan persamaan

Fakultas Ilmu Komputer - Universitas Brawijaya

Setelah dilakukan peng-cover-an minterm-minterm yang berdekatan :

Gambar 1-13 Setelah dilakukan pengcoveran minterm

Dari hasil peng-cover-an didapatkan persamaan SOP :

Rangkaian penyederhanaannya adalah seperti pada gambar 1-14

Gambar 1-14 Rangkaian penyederhanaan

Fakultas Ilmu Komputer - Universitas Brawijaya

Gambar 2-1. Blok Diagram Half Adder

Fakultas Ilmu Komputer - Universitas Brawijaya

Prinsip kerja Half Adder ditunjukkan pada gambar 2-2.

Gambar 2-2. Prinsip Kerja Half Adder

Sebuah Half Adder mempunyai rangkaian seperti berikut.

Gambar 2-3. Rangkaian Half Adder

Fakultas Ilmu Komputer - Universitas Brawijaya

Gambar 2-4. Blok Diagram Full Adder

Prinsip kerja Full Adder ditunjukkan pada gambar 2-5.

Gambar 2-5. Prinsip Kerja Full Adder

Fakultas Ilmu Komputer - Universitas Brawijaya

Rangkaian untuk sebuah Full Adder diberikan pada Gambar 2-6.

Gambar 2-6. Rangkaian Full Adder

Fakultas Ilmu Komputer - Universitas Brawijaya