LAPORAN PRAKTIKUM

RANGKAIAN LOGIKA DAN DIGITAL

Modul Ke :4
Tanggal Praktikum : 31 Maret 2020

Oleh :
Nama : Misbahul Munir
NIM : 1909076043
Program Studi : S1 Teknik Elektro
Kelompok : 1 (Satu)

Asisten : ‘Aisyah

LABORATORIUM KOMPUTASI DAN SISTEM INFORMASI

FAKULTAS TEKNIK
UNIVERSITAS MULAWARMAN
2020
 LEMBAR ASISTENSI
LAPORAN PRAKTIKUM
RANGKAIAN LOGIKA DAN DIGITAL

Nama : Misbahul Munir

Nim : 1909076043
Jurusan : S1 Teknik Elektro
Fakultas : Teknik
Modul Ke :4

Telah melaksanakan asistensi untuk laporan praktikum sebagai berikut :

NO HARI/TANGGAL URAIAN PARAF

Asisten Praktikum

‘Aisyah
NIM. 1709075031
3.1 Landasan Teori

Sistem digital merupakan matakuliah yang ada pada tingkat awal di Jurusan Teknik
Informatika Universitas Muhammadiayah Jakarta dan menjadi matakuliah penunjang
untuk matakuliah organsisasi dan arsitektur komputer dan mikroprosesor serta
mikrokontroler. Materi yang diajarkan pada matakuliah system digital meliputi dasar -
dasar gerbang logika, rangkaian kombinasional dan rangkaian sekuensial. Rangkaian
kombinasional merupakan rangkaian yang kondisi keluarannya (output) dipengaruhi
oleh kondisi masukan (input). Materi rangkaian kombinasional yang diajarkan terdiri
dari dasar gerbang logika, aljabar boolean, karnaugh map, rangkaian kombinasional dan
perancangan rangkaian kombinasional. Melihat banyaknya materi yang diajarkan akan
memberi kendala untuk mahasiswa karena tidak semua mahasiswa mampu memahami
semua materi yang diajarkan. Akibat dari kendala tersebut nilai yang didapat pun tidak
begitu memuaskan. Untuk itu diperlukan cara yang dapat membantu dalam mengurangi
kendala tersebut salah satu cara yang digunakan dengan membuat simulasi rangkaian
kombinasional sebagai media pembelajaran (Sugiartowo, 2018).

Aplikasi simulasi sebagai media pembelajaran banyak dikembangkan untuk tujuan

tertentu yang dapat digunakan untuk bidang pendidikan, sebagai simulasi untuk
mempermudah pemahaman dari suatu pelajaran. Menurut Achsin menyatakan bahwa
tujuan penggunaan media pembelajaran adalah agar proses belajar mengajar yang
sedang berlangsung dapat berjalan dengan tepat guna dan berdaya guna, untuk
mempermudah bagi guru atau pendidik dalam menyampaikan informasi materi kepada
anak didik, untuk mempermudah bagi anak didik dalam menyerap atau menerima serta
memahami materi yang telah disampaikan oleh guru (Sugiartowo,2018).

Berdasarkan latar belakang tersebut, maka dibuatlah sebuah implementasi media

pembelajaran simulasi rangkaian kombinasional digital. Dari hasil penelitian yang
ditunjang dengan perangkat lunak pembelajaran diharapkan dapat memberikan manfaat
bagi peran dosen dan mahasiswa menjadi lebih efektif dalam melaksanakan proses
belajar mengajar (Sugiartowo,2018).
Gerbang - gerbang logika dasar merupakan elemen dari rangkaian digital dan rangkaian
digital merupakan kesatuan dari gerbang-gerbang logika dasar yang membentuk fungsi
pemrosesan sinyal digital. Gerbang dasar logika terdiri dari 3 gerbang utama, yaitu
Gerbang NOT , Gerbang AND dan Gerbang OR. Gerbang lainnya seperti Gerbang
NAND, Gerbang NOR , Gerbang XOR dan Gerbang XNOR merupakan kombinasi dari
3 gerbang logika utama (Sugiartowo, 2018)

Gerbang NOT sering disebut dengan gerbang inverter. Gerbang ini merupakan
gerbang logika yang paling mudah diingat. Gerbang NOT memiliki 1 buah saluran
masukan (input) dan 1 buah saluran keluaran (output). Gerbang NOT akan selalu
menghasilkan nilai logika yang berlawanan dengan kondisi logika pada saluran
masukannya. Bila pada saluran masukannya berlogika 1 maka pada saluran keluarannya
akan berlogika 0 dan sebaliknya, bila pada saluran masukannya berlogika 0 maka pada
saluran keluarannya akan berlogika 1 (Sugiartowo, 2018)

Gerbang AND merupakan salah satu gerbang logika dasar yang memiliki 2 buah
saluran masukan atau lebih dan sebuah saluran keluaran. Suatu gerbang AND akan
menghasilkan sebuah keluaran biner tergantung dari kondisi masukan dan fungsinya.
Prinsip kerja dari gerbang AND adalah kondisi keluaran akan berlogika 1 bila semua
saluran masukan berlogika 1. Selain itu keluaran akan berlogika 0 (Sugiartowo, 2018).

Gerbang OR merupakan salah satu gerbang logika dasar yang memiliki 2 buah
saluran masukan atau lebih dan sebuah saluran keluaran . Berapapun jumlah saluran
masukan yang dimiliki oleh sebuah gerbang OR, maka tetap memiliki prinsip kerja
yang sama dimana kondisi keluarannya akan berlogika 1 bila salah satu atau semua
saluran masukannya berlogika 1. Selain itu output berlogika 0
Gerbang NOR adalah pengembangan dari gerbang OR. Pengembangan ini berupa
pemasangan gerbang NOT pada keluaran dari gerbang OR. Gambar 4 menunjukan
gabungan ini beserta simbol dari gerbang NOR. Karena pada dasarnya gerbang OR
yang keluaranya dibalik maka table kebenarannya adalah kebalikan dari table kebenaran
gerbang OR (Sugiartowo, 2018).
4.2 Percobaan 1
Dalam percobaaan, praktikan akan membuat suatu rangkaian dengan disertakan
penyerdehanaan menggunakan aljabar Boolean pada aplikasi DSCH2 yang disertai
dengan tabel kebenarannya. Gambar percobaan rangkaian sebelum diserdehanakan dan
sesudah diserdehanakan dapat dilihat pada Gambar 4.1 dan Gambar 4.2 dibawah ini :

Gambar 4.1 Rangkaian gerbang logika sebelum diserdehanakan

Gambar 4.2 Rangkaian gerbang logika setelah diserdehanakan

Tabel kebenaran percobaan rangkaian gerbang logika setelah diserdehanakan dapat

dilihat pada Tabel 4.1 dibawah ini :

Tabel 4.1 Tabel kebenaran rangkaian gerbang logika sebelum diserdehanakan

 Input Process Output
C A A⊕B A’.B (A⊕B) (A⊕B) D=(A⊕B) E=(A F=((A⊕B)’.C
A B
’ ’ ’.C ⊕C ⊕B)’ )+ (A’.B)
0 0 0 1 0 0 1 0 0 1 0
0 0 1 1 0 0 1 1 1 1 1
0 1 0 1 1 1 0 0 1 0 1
0 1 1 1 1 1 0 0 0 0 1
1 0 0 0 1 0 0 0 1 0 0
1 0 1 0 1 0 0 0 0 0 0
1 1 0 0 0 0 1 0 0 1 0
1 1 1 0 0 0 1 1 1 1 1

Dalam percobaan ini dapat diambil kesimpulan. Progam ini memeliki beberapa
campuran gerbang logika yang dapat diserdehanakan menjadi satu gerbang logika.
Salah satu penyerdehanaannya, yaitu pada rangkaian (((AB)’.A)’.((AB)’.B)’)’ dapat
diserdehanakan menjadi satu gerbang logika X-OR dengan logika A⊕B, dan pada
rangkaian (A’+B’)’ dapat diserdehanakan menjadi satu gerbang logika AND dengan
logika (A.B). Rangkain ini memiliki 3 masukan (A,B,C), 2 gerbang X-OR
(((A⊕B)⊕C), (A⊕B)), 2 gerbang NOT (A’, (A⊕B)’), 2 gerbang AND ((A’.B),
((A⊕B)’.C)), 1 gerbang OR (((A⊕B)’.C)+ (A’.B)), dan 3 keluaran (D,E,F).

4.3 Percobaan 2

Dalam percobaaan, praktikan akan membuat suatu rangkaian yang berlogika F1 =

A.B+B.C+B’.C dan F2 = A.B+C dan disertakan tabel kebenarannya. Gambar percobaan
rangkaian F1 = A.B+B.C+B’.C (sisi kiri) dan F2 = A.B+C (sisi kanan) dapat dilihat
pada Gambar 4.3 dibawah ini :

Gambar 4.3 Rangkaian logika F1=A.B+B.C+B’.C (sisi kiri) dan F2=A.B+C (sisi kanan)
Tabel kebenaran percobaan rangkaian logika F1=A.B+B.C+B’.C dan F2=A.B+C dapat
dilihat pada Tabel 4.2 dibawah ini :

Tabel 4.2 Tabel kebenaran Gerbang logika F1=A.B+B.C+B’.C dan F2=A.B+C

Input Process Output
A B C B’ AB BC B’C F1=A.B+B.C+B’.C F2= A.B+C
0 0 0 1 0 0 0 0 0
0 0 1 1 0 0 1 1 1
0 1 0 0 0 0 0 0 0
0 1 1 0 0 1 0 1 1
1 0 0 1 0 0 0 0 0
1 0 1 1 0 0 1 1 1
1 1 0 0 1 0 0 1 1
1 1 1 0 1 1 0 1 1

Dalam percobaan ini dapat diambil kesimpulan. Rangkian F1=A.B+B.C+B’.C dapat

diserdehanakan menjadi rangkaian F2= A.B+C. Penyerdehanaan rangkaian tersebut
dapat didasari dengan aljabar Boolean dengan penyerdehanaan sebagai berikut :

F1=A.B+B.C+B’.C
F1=AB+C(B+B’)
F1=AB+C(1)
F1=AB+C.............................................................(4.3)

Dan akhirnya didapat F1=F2. Dengan penyerdehaan tersebut maka akan didapat sebuah
rangkaian sederhana yang terdiri dari 3 masukan (A,B,C), 1 gerbang AND (AB), 1
gerbang OR (AB+C), dan satu keluaran. Rangkain ini bekerja dengan proses masukan
A dan B masuk ke gerbang AND dengan proses akan berlogika 1 jika dua masukan
berlogika 1. Hasil dari gerbang AND tersebut bersama dengan masukan C akan masuk
ke gerbang OR yang akan diproses akan berkeluaran logika 1 jika satu atau lebih
masukan berlogika 1.

4.4 Tugas 1

Tugas praktikan adalah membuat rangkaian dengan logika Y=(B+C')(B'+C)+(A'+B+C')'

pada aplikasi DSCH2 dan disertakan tabel kebenarannya. Gambar tugas rangkaian
gerbang logika Y= (B+C')(B'+C)+(A'+B+C')' dapat dilihat pada Gambar 4.4 dibawah
ini:

Gambar 4.4 Rangkaian logika Y= (B+C')(B'+C)+(A'+B+C')'

Tabel kebenaran tugas rangkaian logika Y= (B+C')(B'+C)+(A'+B+C')' dapat dilihat

pada Tabel 4.4 dibawah ini :

Tabel 4.3 Tabel kebenaran gerbang logika Y= (B+C')(B'+C)+(A'+B+C')'

Outpu
Input Process
t
B B+C (B+C') (A’+B+C’)’ Y
A B C A’ C’ B’+C
’ ’ (B'+C)
1 1 1 0 0 0 1 1 1 0 1
1 1 0 0 0 1 1 0 0 0 0
1 0 1 0 1 0 0 1 0 1 1
1 0 0 0 1 1 1 1 1 0 1
0 1 1 1 0 0 1 1 1 0 1
0 1 0 1 0 1 1 0 0 0 0
0 0 1 1 1 0 0 1 0 0 0
0 0 0 1 1 1 1 1 1 0 1

Pada praktikum ini dapat diambil kesimpulan. Pada rangkaian logika Y= (B+C')(B'+C)+
(A'+B+C')' didalamnya terdapat 3 masukan (A,B, dan C), 3 gerbang NOT (A’, B’, C’),
3 gerbang OR ((B+C'), ((B'+C), (B+C')(B'+C)+(A'+B+C')')), 1 gerbang NOR
((A'+B+C')' ), 1 gerbang AND ((B+C')(B'+C)) dan 1 keluaran (Y). Rangkaian Y=
(B+C')(B'+C)+(A'+B+C')' dapat bekerja dengan memasukan kombinasi masukan A,B,C
dengan kombinasi (1,1,1), (1,0,1), (1,0,0), (0,1,1), dan (0,0,0) pada rangkain tersebut.
Rangkaian ini bekerja dengan memasukkan masukan A,B, dan C pada gerbang NOT
(A’,B’,C’) yang akan membalik logika masukan. Lalu akan masuk ke gerbang OR
((B+C’), (B’+C)) yang akan berlogika 1 jika satu atau lebih masukan berlogika 1 dan ke
gerbang NOR (A’+B+C’) yang akan memproses seperti kebalikan gerbang OR. Lalu
hasil dari gerbang OR ((B+C’), (B’+C)) akan masuk ke gerbang AND ((B+C')(B'+C))
yang akan berlogika 1 jika semua masukan berlogika 1. Hasil dari gerbang AND dan
gerbang NOR akan masuk ke gerbang OR ((B+C')(B'+C)+(A'+B+C')') yang akan
berlogika 1 jika satu atau lebih masukan berlogika 1.

4.5 Tugas 2

Tugas praktikan adalah membuat rangkaian dengan logika

Z=(C+D)'+A'CD'+AB'C'+A'B'CD+ACD 'pada aplikasi DSCH2 dan disertakan tabel
kebenarannya. Gambar tugas rangkaian gerbang logika
Z=(C+D)'+A'CD'+AB'C'+A'B'CD+ACD dapat dilihat pada Gambar 4.5 dibawah ini :

Gambar 4.5 Rangkaian gerbang logika Z=(C+D)'+A'CD'+AB'C'+A'B'CD+ACD

Tabel kebenaran tugas rangkaian logika Z=(C+D)'+A'CD'+AB'C'+A'B'CD+ACD dapat

dilihat pada Tabel 4.4 dibawah ini :

Tabel 4.4 Tabel kebenaran rangkaian gerbang logika Z = (C+D)' +A'CD' + AB'C' +
A'B'CD + ACD
Input Process Output
 D A C AB'C' A'B'C ACD' Z
A B C B’ D’ (C+D)' A'CD'
’ ’ D
1 1 1 1 0 0 0 0 0 0 0 0 0 0
1 1 1 0 0 0 0 1 0 0 0 0 1 1
1 1 0 1 0 0 1 0 0 0 0 0 0 0
1 1 0 0 0 0 1 1 1 0 0 0 0 1
1 0 1 1 0 1 0 0 0 0 0 0 0 0
1 0 1 0 0 1 0 1 0 0 0 0 1 1
1 0 0 1 0 1 1 0 0 0 0 0 0 0
1 0 0 0 0 1 1 1 1 0 1 0 0 1
0 1 1 1 1 0 0 0 0 0 1 0 0 1
0 1 1 0 1 0 0 1 0 1 0 0 0 1
0 1 0 1 1 0 1 0 0 0 0 0 0 0
0 1 0 0 1 0 1 1 1 0 0 0 0 1
0 0 1 1 1 1 0 0 0 0 0 1 0 1
0 0 1 0 1 1 0 1 0 1 0 0 0 1
0 0 0 1 1 1 1 0 0 0 0 0 0 0
0 0 0 0 1 1 1 1 1 0 0 0 0 1

Pada praktikum ini dapat diambil kesimpulan. Pada rangkaian logika

Z=(C+D)'+A'CD'+AB'C'+A'B'CD+ACD didalamnya terdapat 4 masukan (A,B,C,D), 4
gerbang NOT (A’,B’,C’,D’), 1 gerbang NOR ((C+D)’), 5 gerbang AND (ACD,
A'B'CD, AB'C', A'CD'), 1 gerbang OR ((C+D)'+A'CD'+AB'C'+A'B'CD+ACD) dan 1
keluaran (Z). Rangkaian Z=(C+D)'+A'CD'+AB'C'+A'B'CD+ACD dapat bekerja dengan
memasukan kombinasi masukan A,B,C dengan kombinasi (1,1,1,0), (1,1,0,0), (1,0,1,0),
(1,0,0,0), (0,1,1,1), (0,1,1,0), (0,1,0,0), (0,0,1,1), (0,0,1,0) dan (0,0,0,0) pada rangkain
tersebut.

4.6 Tugas 3

Tugas praktikan adalah membuat studi kasus yang dapat dipecahkan dengan rangkaian
logika dan digital yang dibuat rangkaian dan tabel kebenarannya. Gambar tugas
rangkaian logika studi kasus dapat dilihat pada Gambar 4.6 dibawah ini :
 Gambar 4.6 Rangkaian gerbang logika studi kasus

Tabel kebenaran tugas rangkaian logika studi kasus dapat dilihat pada Tabel 4.5
dibawah ini :

Tabel 4.5 Tabel kebenaran rangkaian gerbang logika studi kasus

Input Process Output
A B C D E AB CD ABCD ABCDE
1 1 1 1 1 1 1 1 1
1 1 1 1 0 1 1 1 0
1 1 1 0 1 1 0 0 0
1 1 1 0 0 1 0 0 0
1 1 0 1 1 1 0 0 0
1 1 0 1 0 1 0 0 0
1 1 0 0 1 1 0 0 0
1 1 0 0 0 1 0 0 0
1 0 1 1 1 0 1 0 0
1 0 1 1 0 0 1 0 0
1 0 1 0 1 0 0 0 0
1 0 1 0 0 0 0 0 0
1 0 0 1 1 0 0 0 0
1 0 0 1 0 0 0 0 0
1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 0 0
0 1 1 1 1 0 1 0 0
0 1 1 1 0 0 1 0 0
0 1 1 0 1 0 1 0 0
0 1 1 0 0 0 1 0 0
0 1 0 1 1 0 0 0 0
0 1 0 1 0 0 0 0 0
0 1 0 0 1 0 0 0 0
0 1 0 0 0 0 0 0 0
0 0 1 1 1 0 0 0 0
0 0 1 1 0 0 0 0 0
0 0 1 0 1 0 0 0 0
0 0 1 0 0 0 0 0 0
0 0 0 1 1 0 0 0 0
0 0 0 1 0 0 0 0 0
Tabel 4.5 Tabel kebenaran rangkaian gerbang logika studi kasus (lanjutan)
Input Process Output
A B C D E AB CD ABCD ABCDE
0 0 0 1 1 0 0 0 0
0 0 0 1 0 0 0 0 0

Pada tygas kali ini, saya mengambil sebuah studi kasus mengenai permasalahan
kelengkapan dalam suatu proses memmasak. Dimana dalam proses memasak ini ada
sebuah proses yang saling berkaitan satu sama lainnya dan tidak dapat dipisahkan atau
ditinggalkan. Dan dapat dimisalkan proses tersebut sebagai masukan yang berinisial
A,B,C,D dan E. Proses dinyatakan telah dilakukan jika berlogika 1, dan akan memenuhi
syarat memasak, jika semua masukan tersebut berlogika 1. Dan akan didapat sebuah
logika Z=(AB)(CD)E. Maka dalam rangkaian tersebut terdapat 4 gerbang AND ((AB),
(CD), (AB)(CD), (AB)(CD)E), 5 masukan (A,B,C,D,E), dan satu keluaran yyang
menandakan proses masak telah selesai dilakukan dengan logika 1 sebagai inisal bahwa
telah selesai atau benar. Rangkaian tersebut bekerja dengan proses semua masukan
(A,B,C,D,E) masuk ke gerbang AND ((AB), (CD), (AB)(CD), (AB)(CD)E) yang akan
di proses berkeluaran logika 1 jika semua masukan berlogika 1.
 DAFTAR PUSTAKA

Sugiartowo, 2018. Implementasi Simulasi Media Pembelajaran Rangkaia

Kombinasional
Berbasis Kolaborasi Multimedia Simulator Dan Pemrograman Delphi, Jurnal
Informatika Upgris Vol. 4 . Jakarta.