Modul Praktikum PDF

PETUNJUK PRAKTIKUM ELEKTRONIKA DIGITAL 1
PERCOBAAN 1. PENGENALAN GERBANG LOGIKA DASAR
TUJUAN:
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu
¾ Memahami cara kerja gerbang logika dasar :
AND,OR,NOT,NAND,NOR,Ex-OR
¾ Memahami cara kerja gerbang AND dan OR lebih dari 2 input
¾ Menjalankan Logic Trainer
PERALATAN:
1. Logic Circuit Trainer ITF-102 / DL-02
2. Oscilloscope
TEORI:
Elemen Logika Dasar dan Tabel Kebenaran
Gerbang AND
Rangkaian AND dinyatakan sebagai Y=A*B, dan output rangkaian Y menjadi “1”
hanya ketika kedua input A dan B bernilai “1”, dan output Y menjadi “1” pada nilai
A dan B yang lain.
A Y
B
Gambar 1-1. Simbol Gerbang AND

Gerbang OR
Rangkaian OR dinyatakan dalam Y = A + B, dan output rangkaian Y menjadi “0”
hanya ketika kedua input A dan B bernilai “0”, dan Y menjadi “1” pada nilai A dan
B yang lain.
PERCOBAAN 1. Halaman 1
PENGENALAN GERBANG LOGIKA DASAR
A
Y
B
Gambar 1-2. Simbol Gerbang OR
Gerbang NOT
Rangkaian NOT juga dikenal sebagai inverter dan dinyatakan sebagai Y = A’. Nilai
output Y merupakan negasi dari nilai input A. Jika input A bernilai “1’, maka nilai
output Y menjadi “0” demikian sebaliknya.
A Y
Gambar1-3. Simbol Gerbang NOT
Gerbang NAND
Rangkaian NAND dinyatakan sebagai Y = A.B , dan output Y bernilai “0” ketika
kedua input A dan B bernilai “1”, dan “0” untuk nilai yang lain.
A Y
B
Gambar 1-4. Simbol Gerbang NAND
Gerbang NOR
Rangkaian NOR dinyatakan sebagai Y = ( A + B) , dan output Y bernilai “1” ketika
kedua input A dan B bernilai “0”, dan output Y menjadi “0” untuk nilai-nilai input
yang lain.
A
Y
B
Gambar 1-5. Simbol Gerbang NOR
Gerbang EXCLUSIVE-OR
Exclusive-OR dinyatakan dalam Y = A.B + A.B atau disederhanakan menjadi

Y = A ⊕ B . Output menjadi “0” ketika input A dan B pada level yang sama, dan
output Y menjadi bernilai “1” ketika kedua input mempunyai level yang berbeda.
A
Y
B
Gambar 1-6. Simbol Gerbang Ex-OR
Tabel 1-1: Tabel Kebenaran dari beberapa elemen Logika :
AND OR NOT
A B y A B y A y
0 0 0 0 0 0 0 1
0 1 0 0 1 1 1 0
1 0 0 1 0 1
1 1 1 1 1 1
PROSEDUR :
1. Ujilah setiap gerbang berikut ini : AND-2 input, OR-2 input, NOT, NAND, NOR
dan Ex-OR. Buat Tabel Kebenaran dari masing-masing gerbang di atas.
2. Buatlah rangkaian AND 4-input dengan menggunakan 3 buah AND 2-input
(seperti rangkaian 1 pada gambar 1-7). Pada trainer, carilah gerbang AND 4-input
(seperti rangkaian 2 pada gambar 1-7). Sambungkan input-inputnya dengan saklar
input yang tersedia.
w
x a w
f x f
y
b z
y
z
Rangkaian 1 Rangkaian 2
Gambar 1-7. Rangkaian AND-4 input

3. Amati hasilnya dan tulis pada Tabel Kebenaran. Bandingkan hasil dari dua
rangkaian di atas.
4. Ulangi langkah 1 s/d 3 untuk rangkaian-rangkaian OR-4 input
5. Buat rangkaian seperti pada gambar 1-8. Bandingkan hasilnya dengan beberapa
Tabel Kebenaran yang telah anda dapatkan sebelumnya. Fungsi gerbang manakah
yang sama ?
B Y
Gambar 1-8. Rangkaian AND-OR-NOT
TUGAS :
Buatlah rangkaian logika dan tabel kebenaran untuk persamaan-persamaan berikut :

Y1 = A.B Y2 = A + B
Y3 = A + B Y4 = A.B
Bandingkan hasil dari Y1 dan Y2, Y3 dan Y4 dan berikan kesimpulan dari hasil
tersebut.
Petunjuk Praktikum Elektronika Digital 2
PERCOBAAN 1.
DASAR-DASAR RANGKAIAN SEKUENSIAL 1
1.1. TUJUAN :
Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu :
• Membedakan jenis rangkaian sekuensial terhadap rangkaian kombinasional
• Menjelaskan prinsip kerja dari rangkaian sekuensial
• Membuat state diagram dari sebuah rangkaian sekuensial
1.2. PERALATAN :
• Modul Trainer ITF 02 / DL 02
1.3. TEORI :
1.3.1. Dasar Rangkaian Sekuensial
Berdasarkan kemampuannya menyimpan data, rangkaian digital dibedakan
menjadi dua macam, rangkaian kombinasional dan rangkaian sekuensial. Seperti yang
telah dipelajari pada percobaan kombinasonal, data dinasukkan pada waktu ti, akan
dikeluarkan pada waktu ti juga. Pada rangkaian kombinasional, hanya ada dua keadaan,
yaitu Present Input, yaitu data input yang diberikan pada saat itu dan Present Output,
yaitu data yang dikeluarkan pada saat itu juga.
Pada rangkaian sekuensial, ada siklus umpan balik, dimana output yang
dihasilkan pada waktu ti diumpan balikkan sehingga menjadi input internal saat itu juga,
bersama-sama dengan input dari luar. Hasil dari proses logika akan dikeluarkan sebagai
output yang akan datang. Karena adanya siklus umpan balik, maka terjadi penundaan
waktu keluar dari data. Adanya penundaan waktu keluar tersebut dimanfaatkan oleh
disainer untuk menjadikan rangkaian sekuensial sebagai rangkaian pengingat atau
penyimpan data. Pada rangkaian sekuensial ada tiga keadaan Present Input, Present
Output dan Next Output.
Percobaan 1. 1
Dasar Sekuensial 1
input output
Rangkaian
input Rangkaian output Kombinasional
Kombinasional
Elemen
penyimpan
(a) (b)
Gambar 1.1. Rangkaian Digital

(a) Rangkaian Kombinasional (b) Rangkaian Sekuensial
Salah satu contoh sederhana sebuah rangkaian sekuensial adalah rangkaian

NAND berumpan balik seperti ditunjukkan pada gambar 1.2. Rangkaian tersebut terdiri
dari gerbang NAND yang mempunyai Present Input A, Present dan Next Output B.
B
A
Gambar 1.2. Rangkaian Umpan Balik NAND
Tabel Present/Next State

Seperti halnya rangkaian kombinasional, rangkaian sekuensial juga menggunakan
Tabel Kebenaran untuk merepresentasikan hasil yang telah diperoleh. Istilah Tabel
Kebenaran pada rangkaian sekuensial lebih dikenal sebagai Tabel PS/NS, karena
rangkaian sekuensial mempunyai kondisi Present dan Next State untuk output-outputnya.
Tabel 1.1. Tabel PS/NS untuk rangkaian gambar 1.2.

INPUT OUTPUT
Present
Present Next
Input
A B B
0 0 1
0 1 1
1 0 1
1 1 0
Percobaan 1. 2
Dasar Sekuensial 1
State Diagram
Sebuah state diagram menggambarkan perubahan kondisi dari sebuah variable
(dalam hal ini adalah variable output) dari kondisi awal ke kondisi berikutnya. Kondisi
dari variable tersebut berubah karena adanya pengaruh input dari luar. State diagram
terdiri dari variable Output, dilambangkan dalam bentuk lingkaran dan variable input
yang mempengaruhinya, dilambangkan dalam bentuk panah yang keluar dari masing-
masing lingkaran.
Y
X
Gambar 1.3. Ilustrasi state diagram

X sebagai variable output (Present dan Next Output), Y adalah variable Input
Untuk membuat state diagram dari rangkaian gambar 1.2 di atas, telah ditentukan
bahwa A adalah variable Input dan B adalah variable Output. Nilai B akan berubah dari
kondisi awal ke kondisi berikutnya setelah mendapat pengaruh dari input A. State
diagram dari perubahan kondisi tersebut ditunjukkan pada gambar 1.4.
0,1
0 1 0
1
Gambar 1.4. State Diagram dari rangkaian gambar 3
1.4. PROSEDUR PERCOBAAN

1.4.1. Dasar Rangkaian Sekuensial
1. Pada Trainer ITF-02, buat rangkaian dari kedua macam gerbang logika di bawah
ini :
B B
A A
(i) (ii)
Gambar 1.5. Percobaan Dasar Rangkaian Sekuensial
Percobaan 1. 3
Dasar Sekuensial 1
2. Amati hasil yang terjadi. Catat pada Tabel PS/NS.

3. Bandingkan hasilnya bila rangkaian di atas dibuat menjadi rangkaian
kombinasional (tanpa umpan balik).
4. Dapatkan State diagram dari kedua rangkaian di atas.
5. Buat rangkaian seperti gambar 1.6 di bawah ini. Dapatkan Tabel PS/ NS-nya dan
state diagramnya.
X
A
Y
B
Gambar 1.6. Rangkaian sekuensial dengan 2 jenis gerbang
1.5. TUGAS
1. Diketahui sebuah state diagram seperti gambar 1.7.
a. Dapatkan Tabel PS/NS-nya
b. Dapatkan gambar rangkaiannya.
0
00 01 1
0
1
0,1
11 10 0
1`
Gambar 1.7. State Diagram untuk tugas 1.
2. Sebuah rangkaian sekuensial ditunjukkan pada gambar 1.8.

a. Dapatkan Tabel PS/NS-nya.
b. Buat State Diagramnya.
X
A
Y
B
Gambar 1.8. Rangkaian Sekuensial untuk tugas 2
Percobaan 1. 4
Dasar Sekuensial 1
PERCOBAAN 2. RANGKAIAN GERBANG LOGIKA DASAR
TUJUAN:
¾ Membuat rangkaian dari kombinasi gerbang dasar
¾ Memahami cara kerja rangkaian dari kombinasi gerbang dasar
PERALATAN:
2. Oscilloscope
TEORI:
Sebuah rangkaian logika merupakan kumpulan dari beberapa buah atau jenis
gerbang logika dasar. Secara garis besar, sebuah rangkaian logika dapat digambarkan
sebagai sebuah kotak hitam yang mempunyai beberapa input dan sebuah output,
seperti ditunjukkan pada gambar 2-1.
INPUT
OUTPUT
Rangkaian
....
gerbang logika
Gambar 2-1. Blok Dasar Rangkaian Gerbang Logika
Rangkaian logika merepresentasikan fungsi tertentu yang dapat dijabarkan

dalam bentuk persamaan logika. Sebagai contoh, diberikan persamaan logika sebagai
berikut:
x = AB + A + B.C (2-1)
RANGKAIAN GERBANG LOGIKA DASAR
Bentuk persamaan di atas dapat direpresentasikan menjadi rangkaian logika seperti

gambar 2-2.
A
A.B
B x =A.B+A+B.C
A+B
C (A+B).C
Gambar 2-2. Rangkaian logika dari persamaan (2-1)
Tabel Kebenaran dari rangkaian pada gambar 2-2 ditunjukkan pada Tabel 2-1.
Tabel 2-1. Tabel Kebenaran Rangkaian Logika x = A B + A + B.C
A B C A.B A+B (A+B)C x

0 0 0 0 1 0 0
0 0 1 0 1 1 1
0 1 0 0 0 0 0
0 1 1 0 0 0 0
1 0 0 1 0 0 1
1 0 1 1 0 0 1
1 1 0 0 0 0 0
1 1 1 0 0 0 0
Selain dapat dijabarkan dalam bentuk persamaan logika, fungsi-fungsi logika

dapat pula dijabarkan dalam bentuk statement atau pernyataan. Sebagai contoh, alarm
mobil akan menyala jika ada kondisi kunci kontak terpasang dan pintu terbuka atau
lampu atas menyala dan pintu terbuka. Statement di atas dapat direpresentasikan
menjadi bentuk rangkaian logika seperti pada gambar 2-3.
Y
Alarm
Z
Gambar 2-3. Representasi Rangkaian Logika berdasarkan statement
Di mana :
X = kunci kontak
Y = Pintu
Z = Lampu atas
Hasil yang didapat dari rangkaian logika pada gambar 2-3 ditunjukkan pada
Tabel Kebenaran 2-2. Pada Tabel Kebenaran tersebut hanya kondisi X dan Y bernilai
‘1’ atau Y dan Z bernilai ‘1’ yang menyebabkan alarm menyala (bernilai ‘1’).
Tabel 2-2. Tabel Kebenaran Rangkaian Logika gambar 2-3

X Y Z X.Y Y.Z Alarm
0 0 0 0 0 0
0 0 1 0 0 0
0 1 0 0 0 0
0 1 1 0 1 1
1 0 0 0 0 0
1 0 1 0 0 0
1 1 0 1 0 01
1 1 1 1 1 1
PROSEDUR :
1. Dengan menggunakan Trainer, cobalah membuat rangkaian seperti gambar 2-4.
B
F(A,B,C)
Gambar 2-4. Rangkaian 1
2. Buatlah Tabel Kebenaran untuk rangkaian di atas. Tuliskan persamaan logikanya.

3. Ulangi langkah 1 s/d 2 untuk rangkaian-rangkaian pada gambar 2-5.
a1
x
a2
f
a3 y
a4
4. Jika diketahui sebuah persamaan : Y = ( AB ) + C + BC . Gambarkan rangkaian

logikanya dan Buat Tabel Kebenarannya.
TUGAS :
1. Buatlah rangkaian logika dan tabel kebenaran untuk persamaan-persamaan berikut
a) S = B( A + C ) + AC + D
b) X = A + B.BC + BC
2. Dari rangkaian-rangkaian berikut ini, bandingkan rangkaian mana saja yang

mempunyai fungsi yang sama. Buktikan dengan menggunakan Tabel Kebenaran.
A
B
C
X
Rangkaian I
S
T X
Rangkaian II
u
v
Y
w
Rangkaian III
P
Q V
Rangkaian IV
PERCOBAAN 2.
DASAR-DASAR RANGKAIAN SEKUENSIAL 2
2.1. TUJUAN :
• Membuat SR Flip-flop dari gerbang NOR
• Membuat SR Flip-flop dari gerbang NAND
• Membuat SR Flip-flop dengan Clock
• Melakukan analisa rangkaian sekuensial dengan SR Flip-flop
• Mendisain rangkaian sekuensial dengan SR flip-flop
2.2. PERALATAN :
• Modul Trainer ITF 02 / DL 02
2.3. TEORI :
2.3.1. SR Flip-flop dari gerbang NOR dan NAND
Rangkaian Sekuensial dapat dibuat dari gerbang kombinasional yang dimodifikasi
sedemikian rupa sehingga menghasilkan kondisi Present State dan Next State. Ada dua
jenis gerbang yang bisa digunakan : gerbang NOR dan gerbang NAND.
SR Flip-flop adalah jenis rangkaian sekuensial yang mempunyai dua input, yaitu
input S (Set) dan input R (Reset), serta mempunyai dua output yaitu output Z dan Z .
Nilai dari Z selalu berlawanan dengan Z , sehingga rangkaian ini disebut sebagai Flip –
flop (Z sebagai Flip dan Z sebagai Flop).
1) SR Flip-flop dari gerbang NOR

Untuk membuat sebuah SR Flip-flop dari gerbang NOR, dibentuk rangkaian
seperti gambar 2.1.
Percobaan 2 5
Dasar Sekuensial 2
S Y
Z
R
Gambar 2.1. SR Flip-flop dari gerbang NOR

Jika output Y dianggap mempunyai nilai yang berlawanan dengan output Z,
maka Y = Z . Dengan kombinasi nilai biner dari input S dan R maka didapatkan Tabel
PS/NS untuk SR Flip-flop dari gerbang NOR adalah seperti pada Tabel 2.1.
Tabel 2.1. Tabel PS / NS untuk SR Flip-flop dari gerbang NOR
S R Z* Z Kondisi
0 0 Zn Zn Hold
0 1 0 1 Reset
1 0 1 0 Set
1 1 0 0 Not used
Untuk melakukan analisa rangkaian sekuensial, diperlukan nilai dari Next
Outputnya. Cara mendapatkan Next Output dari rangkaian di atas adalah sebagai
berikut :
Z (t + ∆) = Z (t ) + R(t )
Z (t + ∆ ) = S (t ) + Z (t )
Z (t + 2∆) = Z (t + ∆) + R(t + ∆) atau Z (t + 2∆) = S (t ) + Z (t ) + R(t + ∆)
Jika ∆ << 0 maka Z (t + ∆) = R (t ).[ S (t ) + Z (t )] Æ persamaan SR FF dengan NOR
SR Flip-flop bisa dirangkai dengan cara lain seperti ditunjukkan pada gambar 2.2.
S Z
S 1
R 0
R Z
(a) (b)
Gambar 2.2. Bentuk lain SR Flip-flop dari gerbang NOR

(a) Gambar rangkaian (b) Simbol logika
Percobaan 2 6
Dasar Sekuensial 2
2) SR Flip-flop dari gerbang NAND

Untuk membuat sebuah SR Flip-flop dari gerbang NAND, dibentuk rangkaian
seperti gambar 2.3.
S Z
Z
R
Gambar 2.3. SR Flip-flop dari gerbang NAND
Tabel 2.2. Tabel PS / NS untuk SR Flip-flop dari gerbang NAND
S R Z* Z Kondisi
0 0 Zn Zn Hold
0 1 0 1 Reset
1 0 1 0 Set
1 1 0 0 Not used
Nilai Next Otput dari gerbang NAND didapatkan dari persamaan sebagai berikut :
Z (t + ∆) = S (t ).Z (t )
Z (t + ∆) = R (t ).Z (t )
Z (t + 2∆) = Z (t + ∆).S (t + ∆) atau Z (t + 2∆ ) = R (t ).Z (t ).S (t + ∆ )
Jika ∆ << 0 maka Z (t + ∆) = S (t ) + [ R (t ).Z (t )] Æ persamaan SR FF dengan NAND
Rangkaian SR Flip-flop yang lain ditunjukkan pada gambar 2.4.

S
Z
S 1
R 0
R Z
(a) (b)
Gambar 2.4. Bentuk lain SR Flip-flop dari gerbang NAND
(a) Gambar rangkaian (b) Simbol logika
Percobaan 2 7
Dasar Sekuensial 2
2.3.2. SR Flip-Flop dengan Clock

Sebuah rangkaian Sekuensial dapat diatur sebagai elemen penyimpan jika diberi
input kontrol. Input kontrol tersebut akan mengatur kapan Next Output boleh dieluarkan
atau tidak. Pemberian input kontrol (untuk selanjutnya disebut Clock) ditunjukkan pada
gambar 2.5.
R
Z
Z*
S
Gambar 2.5. SR Flip-flop dari gerbang NOR dengan Clock

Input C merupakan input kontrol yang akan mengatur nilai R dan S yang masuk
ke Flip-flop. Jika C bernilai 1, output Flip-flop akan berubah ke kondisi Next-nya sesuai
dengan kombinasi input R dan S nya, sehingga Z (t + ∆) = R (t ).[ S (t ) + Z (t )] . Jika C
bernilai 0, output Flip-flop tidak berubah, artinya kondisi Next sama dengan kondisi
Present-nya, atau Z (t + ∆ ) = Z (t ) . Dengan kondisi ini maka flip-flop dapat dikatakan
sebagai elemen penyimpan.
2.3.3. Analisa Rangkaian Sekuensial

Menganalisa rangkaian adalah mengamati cara kerja sebuah rangkaian untuk
mendapatkan hasilnya. Untuk menganalisa sebuah rangkaian sekuensial diperlukan
langkah-langkah sebagai berikut :
1. Tentukan persamaan logika untuk input-input Flip-flopnya
2. Untuk jenis SR-FF, yakinkan bahwa persamaan logika input S.R = 0, jika tidak,
hentikan analisa ini (tidak sesuai dengan sifat SR-FF, dimana nilai input S dan R
keduanya tidak pernah = “1”).
Percobaan 2 8
Dasar Sekuensial 2
3. Tentukan persamaan Next State untuk output masing-masing flip-flop yang

dianalisa :
Z (t + ∆ ) = S (t ) + R (t ) Z (t ) Untuk SR Flip-flop dengan gerbang NAND
Z (t + ∆) = R (t ).[ S (t ) + Z (t )] Untuk SR Flip-flop dengan gerbang NOR
A
S Q S Q
B R Q R Q
CLK
Gambar 2.6. Contoh Rangkaian Sekuensial dari SR-FF
2.3.4. Sintesa Rangkaian Sekuensial

Untuk mendisain sebuah rangkaian sekuensial yang dapat memberikan respons
tertentu sesuai dengan yang kita kehendaki, maka dilakukan proses sintesa rangkaian.
Pada proses sintesa rangkaian, yang diketahui adalah perubahan kondisi dari satu kondisi
awal ke kondisi berikutnya. Proses sintesa berkebalikan dengan proses analisa, oleh
karena itu diperlukan Tabel Eksitasi, yang merupakan tabel kebalikan dari Tabel State.
Pada Tabel Eksitasi, nilai output sekarang (Present Output) dan output berikutnya (Next
Output) sudah diketahui. Nilai Present Input dicari dari hubungan kedua nilai output tadi.
Tabel Eksitasi dari SR- flip-flop seperti ditunjukkan pada Tabel 2.3
Tabel 2.3. Tabel Eksitasi SR-FF
PS NS Eksitasi
Q(t) Q(t+∆) S(t) R(t)
0 0 0 d
0 1 1 0
1 0 0 1
1 1 d 0
Untuk melakukan proses sintesa rangkaian, ikuti langkah–langkah sebagai

berikut :
1. Dapatkan bentuk Tabel PS/NS dari kasus yang diketahui (bisa dalam bentuk soal
cerita, maupun persamaan next state)
2. Buat Tabel Eksitasi sesuai dengan jenis Flip-flop yang akan digunakan.
Percobaan 2 9
Dasar Sekuensial 2
3. Buat K-map untuk masing-masing input Flip-flop.

4. Cari Persamaan Logika dari input Flip-flop sesuai hasil dari K-Map.
5. Buat gambar rangkaian dan jalankan.

2.4.1. SR Flip-flop dari gerbang NOR dan NAND
1. Buat rangkaian SR Flip-flop dari gerbang NOR seperti gambar 2.1.
2. Dapatkan Tabel Present State / Next Statenya
3. Buat rangkaian SR Fip-flop dari gerbang NAND seperti gambar 2.3.
4. Dapatkan Tabel Prsent State / Next Statenya
2.4.2. SR Flip-flop dengan Clock

1. Buat rangkaian SR Flip-flop dengan Clock seperti gambar 2.5.
2. Input C berasal dari switch input.
3. Dapatkan Tabel Kebenarannya.
.
2.4.3. Analisa Rangkaian Sekuensial
1. Pada Trainer, buatlah rangkaian seperti yang ditunjukkan pada gambar 2.7.
A
A
S Q S Q
X Y
Y R Q R Q
CLK
Gambar 2.7. Percobaan Analisa Rangkaian menggunakan SR-FF

2. Sebelum menjalankan rangkaian, periksakan dulu ke dosen / asisten .
3. Buat Tabel PS/NS sebagai hasil pengamatan.
4. Bandingkan hasilnya apabila menggunakan persamaan Next-State untuk SR-FF.
2.4.2. Sintesa Rangkaian Sekuensial (dengan JK-FF)

1. Disain sebuah rangkaian sekuensial yang terdiri dari 1 buah SR-FF dimana flip-
flop tersebut mempunyai persamaan next-state sebagai berikut :
Percobaan 2 10
Dasar Sekuensial 2
X (t + ∆) = A(t ) + A (t ) X (t )
2. Carilah nilai eksitasinya sesuai langkah-langkah yang telah dijelaskan sebelumnya.
3. Gambarkan hasilnya dan rangkai di trainer.
4. Catat hasilnya pada Tabel PS/NS.
2.5. TUGAS
1. Dapatkan State Diagram dari rangkaian SR Flip-flop dengan gerbang NOR maupun
dengan gerbang NAND yang sudah diamati.
2. Disain sebuah rangkaian sekuensial dari SR Flip-flop yang memiliki persamaan
next state sebagai berikut :
W (t + ∆ ) = B (t ) + Y (t )
Y (t + ∆ ) = W (t ).B (t )
Percobaan 2 11
Dasar Sekuensial 2
PERCOBAAN 3.
PENYEDERHANAAN RANGKAIAN LOGIKA
(MENGGUNAKAN ATURAN BOOLEAN)
TUJUAN:
¾ Membuat sebuah rangkaian logika sederhana melalui persamaan Boolean
dan Tabel Kebenaran yang diketahui.
¾ Mendisain rangkaian logika sederhana
PERALATAN:
1. Logic Circuit Trainer ITF-02 /DL-02
2. Oscilloscope
TEORI:
Aljabar Boolean memuat aturan-aturan umum (postulat) yang menyatakan
hubungan antara input-input suatu rangkaian logika dengan output-outputnya.
Aturan-aturan itu dinyatakan dalam sebuah persamaan Boolean, seperti Tabel 3-1 :
Tabel 3-1. Aturan-aturan Boolean
1 Identitas X+0=X X. 1=X

2 Komplemen X + X' = 1 X . X' = 0
3 X+X=X X. X=X
4 X+1=1 X. 0=0
5 Involution (X')'= X
6 Commutative X+Y=Y+X X. Y=Y. X
7 Associative X + (Y + Z) = (X + Y) + Z X.(Y.Z) = (X.Y).Z
8 Distributive X.(Y+ Z) = (X.Y)+(X.Z) X+(Y.Z) = (X+Y).(X+Z)
9 De Morgan (X+Y)' = X' . Y' (XY)' = X' + Y'
10 Absorption X + X.Y = X X.(X+Y) = X
PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN ATURAN BOOLEAN)
Dengan aturan-aturan di atas, sebuah persamaan logika yang rumit bisa

disederhanakan dan nilai logika yang didapatkan tidak berubah.
Sebagai contoh :
Sederhanakan persamaan logika berikut ini dan gambarkan rangkaian hasil
penyederhanaannya :
X = AB.( A + C ) + AB. A + B + C (3-1)

Jawab :
Dengan aturan De Morgan, ubahlah persamaan-persamaan di bawah garis bar :
X = AB + A + C + AB.( A.B.C )
X = ( A + B) + A.C + AB.( ABC )
X = A + B + AC + ABC
X = A(1 + C ) + B + ABC
Aturan nomor 4, jika variabel dijumlahkan satu hasilnya sama dengan satu, maka :
X = A + B(1 + AC )
X = A+ B
A
X
Gambar 3-1.Rangkaian Hasil Penyederhanaan
PROSEDUR :
1. Buatlah rangkaian logika pada Trainer sesuai dengan persamaan berikut ini:
a). W = AB + A + C
b). Y = AB + CD + ACD
Buat Tabel kebenaran untuk masing-masing persamaan.
2. Sederhanakan persamaan-persamaan di atas (tulis pada kertas buram) hingga
didapatkan hasil yang paling sederhana. Periksakan hasil yang anda dapatkan
pada instruktur.
3. Jika hasil anda dinyatakan benar, rangkailah kembali pada Trainer menggunakan
persamaan hasil penyederhanaan. Buat Tabel Kebenarannya.
4. Bandingkan output dari Tabel Kebenaran pada masing-masing persamaan (Output
pada rangkaian sebelum disederhanakan dan sesudah disederhanakan).
5. Berilah komentar dari perbandingan di atas.
6. Buat persamaan logika dari rangkaian 1 pada gambar 3-2. Rangkai di trainer, buat
Tabel Kebenarannya.
B
Y

7. Sederhanakan persamaan di atas, rangkai hasil penyederhanaan di trainer.
Dapatkan Tabel Kebenarannya. Bandingkan hasil pada langkah 6 dan 7. Beri
komentar.
TUGAS :
Sederhanakan persamaan berikut ini, buatlah rangkaian hasil penyederhanaannya dan
tulis Tabel Kebenarannya :
1. X = A.B + A.( A + C )
2. X = ( AB.C + D). AB
3. Sederhanakan rangkaian berikut ini :
C X
PERCOBAAN 3.
FLIP-FLOP
3.1. TUJUAN :
¾ Membedakan sifat dasar SR-FF dengan dan tanpa clock
¾ Membuat rangkaian Master Slave JK-FF
¾ Menggunakan input-input Asinkron pada JK-FF
¾ Membuat D-FF dan T-FF dari JK-FF dan SR-FF
¾ Mendisain beberapa macam rangkaian sekuensial menggunakan ke-4 jenis Flip-
flop
3.2. PERALATAN :
• Modul Trainer ITF 02
3.3. TEORI :
3.3.1. Pendahuluan
Flip-flop merupakan suatu rangkaian sekuensial yang dapat menyimpan data
sementara (latch) dimana bagian outputnya akan me-respons input dengan cara mengunci
nilai input yang diberikan atau mengingat input tersebut. Flip-flop mempunyai dua
kondisi output yang stabil dan saling berlawanan.
Perubahan dari setiap keadaan output dapat terjadi jika diberikan trigger pada
flip-flop tersebut. Triger –nya berupa sinyal logika “1” dan “0” yang kontinyu.
Ada 4 tipe Flip-flop yang dikenal, yaitu SR, JK, D dan T Flip-flop. Dua tipe
pertama merupakan tipe dasar dari Flip-flop, sedangkan D dan T merupakan turunan dari
SR dan JK Flip-flop.
3.3.2. SR-Flip-Flop (SET & RESET Flip-Flop)

SR-Flip-flop dapat dibentuk dengan dua cara; dari gerbang NAND atau dari
gerbang NOR. Proses pembentukan dasar SR-FF telah dijelaskan dalam teori. Pada
percobaan ini kita akan mengamati dua jenis SR-FF, yang tanpa menggunakan Clock dan
Percobaan 2. 12
Flip-flop
dengan menggunakan Clock. Perbedaan dasar dari kedua jenis SR tersebut adalah
perubahan output berikutnya akan terjadi dengan atau tanpa adanya clock / trigger.
S Q
R Q
Gambar 3.1. Simbol Logika SR-FF tanpa Clock
Pada jenis SR-FF yang disimbolkan pada gambar 3.1, setiap perubahan yang
diberikan pada input S dan R akan menyebabkan terjadinya perubahan output menuju
keadaan berikutnya.
S Q
T
R Q
Gambar 3.2. Simbol Logika SR-FF dengan Clock / Positive-edge Trigger
SR-FF dengan simbol seperti pada gambar 3.2, outputnya baru akan memberikan
respons menuju output berikutnya jika input T diberi trigger.
Tabel 3.1. menunjukkan perubahan kondisi output dari SR-FF dengan Clock. Jika
clock bernilai “1”, maka kondisi output akan berubah sesuai dengan perubahan input SR-
nya, jika clock bernilai “0”, kondisi output tetap pada kondisi sebelumnya, meskipun
nilai input S dan R-nya diubah-ubah.
Percobaan 2. 13
Flip-flop
Tabel 3.1. Tabel State SR-FF dengan Clock
Present Next
Clock Present State Output Output
T S R Q Qn
0 0 0 0
0 0 0 1
0 0 1 0
Hold "0"
0 0 1 1
saja atau
0 1 0 0
"1" saja
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1 Hold
1 0 1 0
1 0 1 1 0
1 1 0 0
1 1 0 1 1
1 1 1 0 *
1 1 1 1 *
3.3.3. JK-FLIP-FLOP
Sebuah JK-FF adalah SR-FF yang telah dimodifikasi sedemikian rupa. Pada SR-
FF, jika kedua input S dan R-nya sama-sama bernilai “1”, flip-flop tidak mampu
merespons kondisi output berikutnya (pelajari lagi sifat SR-FF). Sebuah JK-FF dibentuk
dari SR-FF dengan tambahan gerbang AND pada sisi input SR-nya. Dengan tambahan
tersebut, apabila input J dan K keduanya bernilai “1” akan membuat kondisi output
berikutnya menjadi kebalikan dari kondisi output sebelumnya. Keadaan ini dinamakan
Toggle.
J Q
T
K Q
Gambar 3.3. Simbol Logika JK-FF dengan negative-edge trigger
Percobaan 2. 14
Flip-flop
Tabel 3.2. Tabel State JK-FF

Clock Present Input Present Next
Output Output
T J K Q Qn
1 0 0 0
1 0 0 1
1 0 1 0 Hold "0"
1 0 1 1 saja
1 1 0 0 atau "1"
1 1 0 1 saja
1 1 1 0
1 1 1 1
0 0 0 0
Hold
0 0 0 1
0 0 1 0
0
0 0 1 1
0 1 0 0
1
0 1 0 1
0 1 1 0
Toggle
0 1 1 1
Sebuah Master-Slave JK-FF dibentuk dari dua buah SR-FF, dimana operasi dari
kedua SR-FF tersebut dilakukan secara bergantian, dengan memberikan input Clock yang
berlawanan pada kedua SR-FF tersebut. Master-Slave JK-FF ditunjukkan pada gambar
3.4.
Master Slave
J
1 S Q Q
3 S Q
CLK
K 2 4 Q
R Q R Q
Gambar 3.4. Sebuah Master-Slave JK-FF disusun dari SR-FF
Prinsip dasar dari Master-Slave JK-FF adalah sebagai berikut : jika Clock diberi
input “1”, gerbang AND 1 dan 2 akan aktif, SR-FF ke-1 (Master) akan menerima data
yang dimasukkan melalui input J dan K, sementara gerbang AND 3 dan 4 tidak aktif
(menghasilkan output = “0”), sehingga SR-FF ke-2 (Slave) tidak ada respons (kondisinya
sama dengan kondisi sebelumnya). Sebaliknya jika Clock diberi input “0”, gerbang 3 dan
Percobaan 2. 15
Flip-flop
4 aktif, Slave akan mengeluarkan output di Q dan Q’, sementara Master tidak me-respons
input, karena gerbang AND 1 dan 2 tidak aktif.
Selain mempunyai input Clock, sebuah JK-FF juga dilengkapi dengan input-input
Asinkron. Kedua input Asinkron ini dikenal sebagai Preset (PS) dan Preclear (PC). IC
JK-FF yang mempunyai input Asinkron adalah 74LS76. Kedua input Asinkron ini
digunakan untuk mengoperasikan JK-FF dimana kondisi perubahan outputnya tidak
hanya bergantung kepada nilai input J dan K-nya, melainkan juga pada nilai input
Asinkron tersebut. Contoh pemakaian input Asinkron ini adalah untuk me-reset JK-FF ke
kondisi “0” maupun men-set JK-FF ke kondisi “1”, tanpa harus menunggu J dan K
bernilai “0” dan “1” atau sebaliknya. Input-input Asinkron akan diaplikasikan dalam
pembuatan Counter dan Shift Register.
PS
J Q
T
K Q
PC
Gambar 3.5. JK-FF dengan input Asinkron
Tabel 3.3. Tabel PS/NS JK-FF menggunakan Input Asinkron
Present
Clock Input Asinkron Present Input Next Output
Output
T PS PC J K Q Qn
0 0 0 x x x not used
0 0 1 x x x 1
0 1 0 x x x 0
0 1 1 0 0 0
Hold
0 1 1 0 0 1
0 1 1 0 1 0
0
0 1 1 0 1 1
0 1 1 1 0 0
1
0 1 1 1 0 1
0 1 1 1 1 0
Toggle
0 1 1 1 1 1
x = don't care
Percobaan 2. 16
Flip-flop
3.3.4. D-FLIP FLOP (Delay/Data Flip-Flop)

Sebuah D-FF terdiri dari sebuah input D dan dua buah output Q dan Q’. D-FF
digunakan sebagai Flip-flop pengunci data. Prinsip kerja dari D-FF adalah sebagai
berikut : berapapun nilai yang diberikan pada input D akan dikeluarkan dengan nilai yang
sama pada output Q. D-FF diaplikasikan pada rangkaian-rangkaian yang memerlukan
penyimpanan data sementara sebelum diproses berikutnya. Salah satu contoh IC D-FF
adalah 74LS75, yang mempunyai input Asinkron.
D-FF juga dapat dibuat dari JK-FF, dengan mengambil sifat Set dan Reset dari
JK-FF tersebut. Rangkaian D-FF ditunjukkan pada gambar 3.6.
PS PS
D J
D Q Q
T
T
Q K Q
PC PC
(i) (ii)
Gambar 3.6. D-Flip Flop

(i) Simbol Logika D-FF 74LS75 (ii) D-FF dari JK-FF
Tabel 3.4. Tabel State D-FF
Present Present
Clock Next Output
Input Output
T D Q Qn
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0
1 0 1
Hold
1 1 0
1 1 1
Percobaan 2. 17
Flip-flop
3.3.5. T-FLIP-FLOP (Toggle Flip-Flop)

Sebuah T-FF dapat dibentuk dari SR-FF maupun dari JK-FF, karena pada
kenyataan, IC T-FF tidak tersedia di pasaran. T-FF biasanya digunakan untuk rangkaian
yang memerlukan kondisi output berikut yang selalu berlawanan dengan kondisi
sebelumnya, misalkan pada rangkaian pembagi frekuensi (Frequency Divider).
Rangkaian T-FF dibentuk dari SR-FF dengan memanfaatkan hubungan Set dan
Reset serta output Q dan Q’ yang diumpan balik ke input S dan R. Sedangkan rangkaian
T-FF yang dibentuk dari JK-FF hanya perlu menambahkan nilai “1” pada input-input J
dan K (ingat sifat Toggle dari JK-FF).
PS
“1”
S Q J Q
T
T
R Q K Q
PC
(i) (ii)
Gambar 3.7. Rangkaian T-Flip-Flop

(i) Dari SR-FF (ii) Dari JK-FF
Tabel 3.5. Tabel State dari T-FF

Present
Clock Next Output
Output
T Q Qn
0 0 1
0 1 0
1 0
Hold
1 1

Pada subbab ini kita akan mencoba mengaplikasikan semua jenis Flip-flop yang
sudah dibahas diatas untuk membuat sebuah rangkaian sekuensial yang dapat
menghasilkan respons output tertentu. Untuk itu perlu diketahui Tabel Eksitasi dari
masing-masing jenis Flip-flop di atas (Tabel ini dibuat hanya dengan membalik Tabel
PS/NS masing-masing flip-flop yang sudah diketahui).
Percobaan 2. 18
Flip-flop
Tabel 3.6. Tabel Eksitasi untuk SR-FF, JK-FF, D-FF dan T-FF
PS NS Eksitasi
Q Qn S R J K D T
0 0 0 x 0 x 0 1
0 1 1 0 1 x 1 0
1 0 0 1 x 1 0 0
1 1 x 0 x 0 1 1
Contoh :
Buat sebuah rangkaian sekuensial Down Counter sinkron 2 bit menggunakan
D-FF.
Sesuai dengan prosedur sintesa rangkaian (Percobaan 1), cari dahulu Tabel PS/NS,
Eksitasi, buat K-Map dan temukan persamaan Logika. Selesaikan dengan gambar
rangkaian menggunakan D-FF.
State diagram dari Down Counter tersebut adalah 3 2 1 0 3 2 1 0 ..
Tabel 3.7 . Tabel PS/NS dan Eksitasi D-FF untuk contoh soal Down Counter 2 bit
PS NS Eksitasi
A2 A1 A2n A1n D2 D1
1 1 1 0 1 0
1 0 0 1 0 1
0 1 0 0 0 0
0 0 1 1 1 1
A1 A1
Bentuk K-Map : A2 0 1 A2 0 1
0 1 0 0 1 0
1 0 1 1 1 0
D2 = A2 + A1 D1 = A1
PS A1 PS A2
D Q D Q
Q Q
PC PC
CLK
Gambar 3.8. Rangkaian Down Counter 2 bit dengan D-FF
Percobaan 2. 19
Flip-flop

3.4.1. SR-FF dengan dan tanpa Clock
1. Cari simbol logika SR-FF tanpa Clock dan dengan Clock pada trainer ITF-02.
2. Berikan nilai melalui switch pada input-input S dan R-nya.
3. Amati hasilnya pada display output Q-nya.
4. Untuk SR-FF dengan Clock, respons berikut dari output Q baru nampak jika input
Clock sudah ditekan.
5. Tuliskan hasilnya pada Tabel PS/NS.
3.4.2. Master-Slave JK-FF dan JK-FF dengan input Asinkron

1. Buat rangkaian Master Slave JK-FF dari SR-FF seperti pada gambar 3.4.
2. Berikan nilai pada input J dan K melalui switch input yang tersedia.
3. Berikan input manual Clock .
4. Amati hasilnya dan catat dalam Tabel PS/NS.
5. Cari simbol logika JK-FF dengan input Asinkron pada trainer ITF-02.
6. Pada masing-masing input J, K, PS dan PC, berikan nilai yang didapat dari switch
input. Beri input manual Clock pada T. Ubah-ubahlah nilai-nilai tersebut untuk
mengetahui respons outputnya.
3.4.3. D-FF
1. Buat sebuah rangkaian D-FF dari salah satu JK-FF dengan input Asinkron seperti
gambar 3.6(ii).
2. Pada masing-masing input D, PS dan PC, berikan nilai yang didapat dari switch input.
Beri input manual Clock pada T. Ubah-ubahlah nilai-nilai tersebut untuk mengetahui
respons outputnya.
4. Ulangi langkah 1. s/d 3. dengan mengganti JK-FF dengan SR-FF. Bandingkan
hasilnya dengan yang menggunakan JK-FF sebelumnya.
Percobaan 2. 20
Flip-flop
3.4.4 T-FF
1. Buat sebuah rangkaian T-FF dari salah satu SR-FF dengan Clock seperti gambar
3.7(i).
2. Berikan nilai pada input T menggunakan switch input.
4. Ulangi langkah 1. s/d 3. dengan menggunakan JK-FF seperti gambar 3.7(ii).
Bandingkan hasilnya dengan yang menggunakan SR-FF sebelumnya..

1. Buat sebuah rangkaian Odd-Up and Even-Down Counter Sinkron 3 bit, dengan
urutan : 1,3,5,7,6,4,2,0,1,3,5,7,6,4,2,0,1,3,..
2. Gunakan SR-FF untuk merealisasikan rangkaian tersebut.
3. Amati hasilnya. Catat dalam Tabel PS/NS.
3.5. TUGAS
1. Ubah rangkaian yang telah dibuat pada prosedur 3.4.5 (Rangkaian Odd-Up and Even-
Down) di atas menggunakan D-FF. Lengkapi dengan Tabel PS/NS, Eksitasi dan K-
Map untuk mendapatkan rangkaian tersebut.
2. Carilah bentuk gelombang output dari masing-masing flip-flop di bawah ini.
IN
‘1’
S Q J SD Q D SD Q S Q
1 2 4
3
R Q’ ‘1’
K R Q’ Q’ R Q’
D RD
PR ‘1’
CLK
CLK
IN
PR
Q1, Q2, Q3, Q4 ….??
Percobaan 2. 21
Flip-flop
PERCOBAAN 4.
RANGKAIAN SOP DAN POS
TUJUAN:
¾ Membuat rangkaian logika Sum Of Product dan Product of Sum yang
berasal dari gerbang-gerbang kombinasional.
¾ Memahami cara kerja rangkaian SOP dan POS
PERALATAN:
1. Logic Circuit Trainer ITF-02 /DL-02
2. Oscilloscope
TEORI:
Persamaan Boolean dapat disederhanakan melalui dua bentuk ekspresi berikut
ini ;
1. Product-of-Sum (POS)
2. Sum-of-Product (SOP)
Ekspresi POS dibentuk dari dua atau lebih fungsi OR yang di AND kan di
dalam tanda kurung, dan di dalam tanda kurung tersebut bisa terdiri dari dua atau
lebih variable. Contoh ekspresi POS adalah sebagai berikut :
X = ( A + B).( B + C )
X = ( B + C + D).( BC + E )
X = ( A + C ).( B + E ).(C + B)
Ekspresi SOP dibentuk dari dua atau lebih fungsi AND yang di OR kan di
dalam tanda kurung, dan di dalam tanda kurung tersebut bias terdiri dari dua atau
lebih variable. Contoh ekspresi SOP adalah sebagai berikut :
X = A B + AC + ABC
X = AC D + C D + B
X = BC D + A BDE + CD
Ekspresi SOP lebih banyak digunakan daripada ekspresi POS karena sesuai
dengan implementasi pada Tabel Kebenaran. Rangkaian SOP dapat dibentuk dari
kombinasi gerbang AND-OR-NOT. Perhatikan persamaan berikut :
X = AB + C D (4-1)
Dengan menggunakan aturan de Morgan didapatkan :
X = A B.C D (4-2)
Gunakan lagi aturan Boolean, didapatkan :
X = ( A + B).(C + D) (4-3)
Persamaan di atas berbentuk ekspresi POS. Dengan menggunakan aturan Distributive
akan dihasilkan ekspresi yang mempunyai format SOP :
X = AC + A D + BC + BD (4-4)
Rangkaian logika yang merepresentasikan persamaan (4-1) adalah sebagai berikut :
A
AB
B
X=
C
AB+CD
CD
D
Gambar 4-1. Rangkaian X = AB + C D
Setelah menjadi ekspresi POS maka rangkaiannya seperti pada gambar 4-2.
A
A+B
B
X =
C
(A+B).(C+D)
C+D
D
Gambar 4-2. Rangkaian POS dari persamaan X = AB + C D
Apabila dijadikan ekspresi SOP maka rangkaiannya adalah seperti pada gambar 4-3.
A
A.C
C
A.D
D
X =
B A.C+A.D+B.C+B.D
B.C
B.D
Gambar 4-3. Rangkaian SOP dari persamaan X = AB + C D
PROSEDUR :
1. Buatlah rangkaian logika pada Trainer seperti pada gambar 4-1. Lengkapi dengan
Tabel Kebenaran.
2. Buatlah kembali rangkaian logika pada Trainer seperti gambar 4-2. Lengkapi pula
dengan Tabel Kebenaran.
3. Buatlah kembali rangkaian logika pada Trainer seperti gambar 4-3. Lengkapi
dengan Tabel Kebenaran.
4. Berdasarkan hasil yang didapat pada seluruh Tabel Kebenaran, komentar apa
yang bisa anda berikan ?
5. Diketahui sebuah persamaan logika sebagai berikut :
W = AB + A + C .
Ubahlah persamaan tersebut menjadi bentuk ekspresi SOP. Dengan persamaan
SOP yang didapat, rangkailah hasilnya pada trainer.
6. Buat Tabel Kebenaran untuk membuktikan hasil yang didapat sebelum dan
sesudah menjadi rangkaian SOP.
TUGAS :
1. Diketahui sebuah rangkaian logika seperti ditunjukkan pada gambar 4-4. Carilah
bentuk ekspresi SOP dari rangkaian tersebut, dan gambarkan hasilnya.
B X
Gambar 4-4. Rangkaian soal no.1

2. Dapatkan bentuk ekspresi POS dari gambar 4-4 di atas.
3. Carilah bentuk ekspresi SOP dari gambar 4-5 di bawah ini.
V X
Gambar 4-5. Rangkaian soal no.3
PERCOBAAN 3a
MULTIVIBRATOR
3.1. TUJUAN :
¾ Menjelaskan prinsip kerja rangkaian multivibrator sebagai pembangkit clock
¾ Membedakan rangkaian multivibrator astable dan monostable
¾ Membuat rangkaian multivibrator astable dari IC 555
¾ Membuat rangkaian multivibrator monostable dari IC 74121
¾ Membuat rangkaian clock oscillator
3.2. PERALATAN :
1. Function Generator
2. Power Supply
3. Oscilloscope
4. Breadboard
3.3. KOMPONEN YANG DIGUNAKAN :

1. IC : 555 (1 buah), 74121 (1 buah), 7404 (1 buah)
2. Resistor : 4.7 kΩ, 10 kΩ, 1 kΩ, 20 kΩ, 100 kΩ (atau potensio)
3. Kapasitor : 560 pF, 1000 pF, 0.01 µF
4. Kristal : 4 MHz, 10 MHz
3.4. DASAR TEORI

Dalam sistim digital, pewaktuan adalah hal yang sangat diperhatikan.
Multivibrator adalah rangkaian yang dapat menghasilkan sinyal kontinyu, yang
digunakan sebagai pewaktu dari rangkaian-rangkaian digital sekuensial. Dengan input
clock yang dihasilkan oleh sebuah multivibrator, rangkaian seperti counter, shift register
maupun memory dapat menjalankan fungsinya dengan benar.
Percobaan 3 22
Multivibrator
Berdasarkan bentuk sinyal output yang dihasilkan, ada 3 macam multivibrator :

a) Multivibrator bistable : ditrigger oleh sebuah sumber dari luar (external source)
pada salah satu dari dua state digital. Ciri khas dari multivibrator ini adalah state-
nya tetap bertahan pada nilai tertentu, sampai ada trigger kembali yang mengubah
ke nilai yang berlawanan. SR Flip-flop adalah contoh multivibrator bistable.
b) Multivibrator astable : adalah oscillator free running yang bergerak di dua level
digital pada frekuensi tertentu dan duty cycle tertentu.
c) Multivibrator monostable : disebut juga multivibrator one-shoot, menghasilkan
pulsa output tunggal pada waktu pengamatan tertentu saat mendapat trigger dari
luar.
3.4.1. MULTIVIBRATOR ASTABLE

Sebuah multivibrator astable sederhana (atau free-running oscillator) dapat
dibuat dari inverter Schmitt trigger 74HC14 dan rangkaian RC seperti gambar 3.1.
Gambar 3.1. Multivibrator astable Schmitt Trigger
Sedangkan bentuk gelombang yang dihasilkan dari rangkaian pada gambar 3.1
ditunjukkan pada gambar 3.2.
Percobaan 3 23
Multivibrator
Gambar 3.2. Bentuk gelombang dari rangkaian Oscillator gambar 3.1.
Nilai dari tHI dan tLO dapat dicari dari persamaan :

⎛ 1 ⎞
t HI = RC ln⎜ ⎟ (1)
⎝ 1 − ∆v / E ⎠
dimana :
∆v = VT + − VT − dan E = VOH −V T −
dan
⎛ 1 ⎞
t LO = RC ln⎜ ⎟ (2)
⎝ 1 − ∆v / E ⎠
dimana :
∆v = VT + − VT − dan E = VT + − VOL
Duty Cycle adalah rasio perbandingan antara panjang gelombang kotak pada nilai HIGH
terhadap periode totalnya, dimana :
t HI
D= x100% (3)
t HI + t LO
Sedangkan frekuensi yang dihasilkan oleh multivibrator astable tersebut adalah :

1
f = (4)
t HI + t LO
Percobaan 3 24
Multivibrator
IC 555 sebagai Multivibrator Astable

Multivibrator Astable dapat dibuat dari IC timer multiguna 555. Dinamakan 555
karena di dalam chip IC-nya terdapat tiga buah resistor yang masing-masing bernilai 5
kΩ terpasang dari VCC hingga Ground. Fungsi dari ketiga resistor ini adalah sebagai
pembagi tegangan.
Apabila IC 555 tersebut digunakan sebagai multivibrator astable, maka rangkaian
yang dibuat adalah seperti gambar 3.3.
Gambar 3.3. IC 555 sebagai Multivibrator Astable
Sedangkan bentuk gelombang yang dihasilkan oleh IC 555 sebagai Multivibrator Astable
adalah sebagai berikut :
VCC
2/3 VCC
VC
1/3 VCC
0
-1,5 V
VOUT
0,1 V
Gambar 3.4. Bentuk gelombang yang dihasilkan dari rangkaian gambar 3.3.
Percobaan 3 25
Multivibrator
Dimana ;
⎛ 1 ⎞
tW = RC ln⎜ ⎟
⎝ 1 − ∆v / E ⎠
⎛ ⎞
⎜ ⎟
= R B ln⎜ ⎟
1
t LO atau t LO = 0,693RB C (5)
⎜ 1 / 3VCC ⎟
⎜1− ⎟
⎝ 2 / 3VCC ⎠
sedangkan
⎛ ⎞
⎜ ⎟
= (R A + R B )C ln⎜ ⎟
1
t HI atau t HI = 0,693( R A + RB )C (6)
⎜ 1 / 3VCC ⎟
⎜1− ⎟
⎝ 2 / 3VCC ⎠
Setelah tHI dan tLO didapatkan, maka nilai dari Duty Cycle dan frekuensinya dapat
dicari dari persamaan (3) dan (4).
PROSEDUR PERCOBAAN 1
1. Siapkan lebih dulu Power Supply, Oscilloscope dan Breadboard. Pada breadboard,
buatlah rangkaian seperti pada gambar 3.
2. Berikan nilai RA = 4,7 kΩ, RB = 10 kΩ dan C = 560 pF.
3. Atur V/div oscilloscope pada range 1 V/div dan Time/div pada 1 µs. Hubungkan
VOUT dari IC 555 ke Oscilloscope. Amati bentuk gelombang yang terjadi.
4. Berapa nilai tHI dan tLO yang ditunjukkan pada Oscilloscope ?
5. Dari hasil tHI dan tLO di atas, berapa duty cycle dan frekuensi yang dihasilkan ?
6. Bandingkan hasil yang didapat di oscilloscope dengan perhitungan menggunakan
persamaan-persamaan di atas. Berapa prosentase kesalahan pengukuran dibandingkan
penghitungan ?
7. Sekarang ganti-gantilah nilai RA = 1 kΩ dan RB= 20 kΩ dapatkan duty cycle nya.
Percobaan 3 26
Multivibrator
3.4.2. MULTIVIBRATOR MONOSTABLE

Pada multivibrator monostable, kondisi one-shoot mempunyai satu state stabil,
dimana ini terjadi jika clock berada pada negative edge trigger (tergantung jenis IC-nya).
Saat mendapat trigger, Q menjadi LOW pada panjang t tertentu (tw), selanjutnya berubah
ke nilai sebaliknya (HIGH), hingga bertemu lagi dengan negative edge trigger berikutnya
dari clock. Salah satu IC Multivibrator monostable adalah 74121. Blok diagram dasar
dari 74121 seperti ditunjukkan pada gambar 3.5.
Gambar 3.5. Blok Diagram IC 74121 Multivibrator Monostable
Sedangkan bentuk gelombang yang dihasilkan dari rangkaian gambar 5 adalah seperti
5,0 V
A1
0,0 V
5,0 V
Q
0,0 V
tw
Gambar 3.6. Bentuk gelombang yang dihasilkan dari
Multivibrator Monostable 74121
Percobaan 3 27
Multivibrator
Sesuai dengan gambar bentuk gelombang di atas, nilai tw (yaitu peregangan pulsa
keluaran Multivibrator Monostable) adalah :
t w = Rext C ext (0,693) (7)
PROSEDUR PERCOBAAN 2
1. Sediakan Power Supply, Oscilloscope dan Function Generator.
2. Pada breadboard, buatlah rangkaian seperti pada gambar 3.7. Berikan nilai 1000 pF
untuk Cext dan kurang lebih 20 kΩ untuk Rext.
3. Berikan pulsa TTL dari Function Generator dengan frekuensi 20 kHz pada IN (A1 ) .
1000 pF 20 kΩ
IN
1
1
OUT
Gambar 3.7. Rangkaian Multivibrator Monostable menggunakan IC 74121

untuk percobaan 2.
4. Atur V/div oscilloscope pada range 1 V/div dan Time/div pada 1 µs. Hubungkan
( Q ) OUT dari IC 74121 ke Oscilloscope.
5. Amati bentuk gelombang output pada Q menggunakan Channel 2, sedangkan

Channel 1 digunakan untuk mengamati bentuk gelombang input yang berasal dari
Function Generator.
6. Berdasarkan tampilan pada Osciloscope, ukur t w . Bandingkan hasilnya dengan
penghitungan menggunakan persamaan di atas. Berapa persen kesalahan pengukuran

dibandingkan dengan perhitungan ?
Percobaan 3 28
Multivibrator
3.4.3. DIGITAL CLOCK OSCILLATOR

Pembangkitan clock dengan menggunakan rangkaian R dan C seperti yang telah
diamati mempunyai kelemahan, yaitu ke-tidak akurat-an frekuensi clock yang dihasilkan.
Ini disebabkan karena nilai R dan C sendiri sangat rentan terhadap perubahan temperatur.
Sehingga dengan perubahan nilai R dan C akan mengubah frekuensi dari clock yang
dihasilkan. Pembangkitan dengan R dan C ini juga tidak efisien untuk mendapatkan clock
frekuensi tinggi.
Kelemahan ini dapat diatasi dengan menggunakan komponen kristal quartz, yang
mempunyai stabilitas dan akurasi tinggi. Sebuah kristal dapat dipotong dalam bentuk dan
ukuran tertentu sehingga menghasilkan vibrasi (resonansi) tertentu yang sangat stabil
terhadap perubahan temperatur. Jika sebuah kristal diletakkan dalam konfigurasi
rangkaian tertentu, maka akan dihasilkan osilasi pada frekuensi yang sama dengan
frekuensi resonansi kristal.
Gambar 3.8. Rangkaian Clock Oscillator

(a) Dengan inverter TTL (b) dengan inverter CMOS
PROSEDUR PERCOBAAN 3.
1. Sediakan Power Supply dan Oscilloscope.
2. Pada breadboard, buatlah rangkaian seperti pada gambar 3.8 (a). Gunakan
potensiometer atau R = 1 kΩ.
Percobaan 3 29
Multivibrator
3. Untuk pengamatan awal, gunakan kristal 4 MHz. Amati bentuk gelombang yang
dihasilkan oleh kristal (pada Channel 1) dan bentuk yang dihasilkan oleh rangkaian
Oscillator. Gambarkan pada lembar laporan anda.
4. Ganti kristal dengan 10 MHz. Ulangi langkah 3.
3.5. TUGAS
1. Dengan menggunakan 555, disain sebuah Multivibrator Astable yang bisa
berosilasi pada 50 kHz, duty cycle 60 %. Berikan nilai C = 0,0022 mF.
2. Disain sebuah Multivibrator Monostable menggunakan 74121 yang dapat
mengkonversikan pulsa dengan frekuensi 50 kHz, duty cycle 80 % menjadi pulsa
dengan frekuensi 50 kHz, duty cycle 50 %.
Percobaan 3 30
Multivibrator
PETUNJUK PRAKTIKUM EKETRONIKA DIGITAL 1
PERCOBAAN 5.
PENYEDERHANAAN RANGKAIAN LOGIKA
(MENGGUNAKAN K-MAP)
TUJUAN:
¾ Membuat sebuah rangkaian logika sederhana melalui persamaan Boolean
dan Tabel Kebenaran yang diketahui.
¾ Menggunakan K-map untuk memecahkan persoalan disain rangkaian
logika sederhana
PERALATAN:
2. Oscilloscope
TEORI:
Karnaugh Map (disingkat K-map) adalah sebuah peralatan grafis yang
digunakan untuk menyederhanakan persamaan logika atau mengkonversikan sebuah
Tabel Kebenaran menjadi sebuah rangkaian Logika. Blok diagram sebuah K-map
seperti gambar 5-1 di bawah ini. AB dan C adalah variabel input, output-output
berupa minterm-minterm bernilai 1 diisikan pada sel K-map. Jumlah sel K-map
adalah 2 jumlah variabel input.
BC
A
Gambar 5-1. Model K-Map 3 variabel
PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN K-MAP)
Langkah-langkah dalam menggunakan K-map adalah sebagai berikut :

1. Konversikan persamaan Boolean yang diketahui ke dalam bentuk persamaan
SOP-nya (Sum of Product). Gunakan Tabel Kebenaran sebagai alat bantu.
2. Gambarlah K-map, dengan jumlah sel = 2 jumlah variabel input.
3. Isi sel K-map sesuai dengan minterm pada Tabel Kebenaran .
4. Cover minterm-minterm bernilai 1 yang berdekatan, dengan aturan :
- hanya minterm berdekatan secara vertikal atau horizontal yang boleh di-cover.
- Jumlah minterm berdekatan yang boleh di-cover adalah : 2. 4, 8, 16, 32
5. Buat persamaan SOP baru sesuai dengan hasil peng-cover-an minterm.
Dari persamaan SOP yang didapatkan, bisa digambarkan rangkaian hasil

penyederhanaannya.
Contoh :
Dari persamaan berikut ini, buatlah rangkaian penyederhanaannya.
X = ABC + A B + A B (5-1)
Persamaan di atas dipetakan ke dalam K-Map menjadi seperti gambar 5-2.
BC
A 00 01 11 10
0 1 1 1 1
1 0 0 0 1
Gambar 5-2. Hasil pemetaan persamaan (5-1)
Setelah dilakukan peng-cover-an minterm-minterm yang berdekatan :
BC
A 00 01 11 10
0 1 1 1 1
1 0 0 0 1
Gambar 5-3. Setelah dilakukan peng-cover an minterm
Dari hasil peng-cover-an didapatkan persamaan SOP :

X = A + BC
Rangkaian penyederhanaannya adalah seperti pada gambar 5-4.
A
X
Gambar 5-4. Rangkaian penyederhanaan
PROSEDUR :
1. Tentukan lebih dulu persamaan logika dari masing-masing fungsi yang ada pada
Tabel Kebenaran 5-1, sederhanakan dengan K-map. Jika sudah didapatkan,
gambarkan rangkaian logikanya, dan rangkaikan pada modul Trainer. Tuliskan
input dan output dari masing-masing fungsi tersebut pada Tabel Kebenaran baru.
Bandingkan hasilnya dengan Tabel 5-1.
Tabel 5-1. Tabel Kebenaran fungsi-fungsi
IN P U T OUTPUT
A B C f1 f2 f3 f4
0 0 0 0 1 0 1
0 0 1 0 1 1 0
0 1 0 1 0 0 1
0 1 1 0 1 0 0
1 0 0 1 1 1 1
1 0 1 1 1 0 1
1 1 0 1 0 0 0
1 1 1 0 0 1 0
2. Sederhanakan persamaan berikut ini dengan menggunakan K-map. Gambarkan

rangkaiannya dan buat Tabel Kebenarannya.
F = XYZ + XYZ + XYZ + XYZ
3. Dapatkan persamaan logika dari rangkaian gambar 5-5 di bawah ini. Tuliskan
Tabel Kebenarannya.
B X
Gambar 5-5. Rangkaian Kombinasional
4. Sederhanakan dengan menggunakan K-Map, gambarkan rangkaian hasil

penyederhanaannya. Rangkailah hasil penyederhanaannya pada Trainer,
kemudian dapatkan Tabel Kebenarannya. Bandingkan output pada Tabel
Kebenaran yang baru dengan output pada Tabel Kebenaran sebelumnya.
TUGAS :
Sebuah pabrik kimia memerlukan alarm untuk menandai terjadinya kondisi kritis
pada salah satu tankinya. Masing-masing tanki mempunyai 4 buah switch
HIGH/LOW yang memonitor :
1. Temperatur (T) 2. Level Fluida (L)
3. Tekanan (P) 4. Bobot (W)
Disain sistem yang bisa mengaktifkan alarm jika kondisi-kondisi di bawah ini terjadi:
1. Level Fluida, Temperatur dan Tekanan adalah HIGH.
2. Level Fluida LOW, Tekanan dan Bobot HIGH
3. Level Fluida dan Temperatur LOW, Tekanan HIGH
4. Level Fluida dan Bobot LOW, Temperatur HIGH.
PERCOBAAN 5.
COUNTER ASINKRON
5.1. TUJUAN :
¾ Membuat Rangkaian dasar Counter Asinkron 3-bit
¾ Membuat Timing Diagram Counter
¾ Membuat Counter Asinkron MOD-n
¾ Membuat Up-Down Counter Asinkron
5.2. PERALATAN :
¾ Modul Trainer ITF 02 / DL 02
5.3. DASAR TEORI :

5.3.1. PENDAHULUAN
Pada Counter Asinkron, sumber clock hanya diletakkan pada input Clock di Flip-
flop terdepan (bagian Least Significant Bit / LSB), sedangkan input-input clock Flip-flop
yang lain mendapatkan catu dari output Flip-flop sebelumnya. Konfigurasi ini didapatkan
dari gambar timing diagram Counter 3-bit seperti ditunjukkan pada gambar 5.1. Dengan
konfigurasi ini, masing-masing flip-flop di-trigger tidak dalam waktu yang bersamaan.
Model asinkron semacam ini dikenal juga dengan nama Ripple Counter.
Clock
Input 1 2 3 4 5 6 7 8
C
B
A
Gambar 5.1. Timing Diagram Up Counter Asinkron 3-bit
Percobaan 5. 22
Counter Asinkron
Tabel 5.1. Tabel Kebenaran dari Up Counter Asinkron 3-bit
CLK A B C Decimal
1 0 0 0 0
2 0 0 1 1
3 0 1 0 2
4 0 1 1 3
5 1 0 0 4
6 1 0 1 5
7 1 1 0 6
8 1 1 1 7
Berdasarkan bentuk timing diagram di atas, output dari flip-flop C menjadi clock
dari flip-flop B, sedangkan output dari flip-flop B menjadi clock dari flip-flop A.
Perubahan pada negatif edge di masing-masing clock flip-flop sebelumnya menyebabkan
flip-flop sesudahnya berganti kondisi (toggle), sehingga input-input J dan K di masing-
masing flip-flop diberi nilai ”1” (sifat toggle dari JK flip-flop). Bentuk dasar dari Counter
Asinkron 3-bit ditunjukkan pada gambar 5.2.
1 C 1 B A
1
J Q J Q J Q
K Q K Q K Q
CLK
Gambar 5.2. Up Counter Asinkron 3 bit.
5.3.2. COUNTER ASINKRON MOD-N

Counter Mod-N adalah Counter yang tidak 2n. Misalkan Counter Mod-6,
menghitung : 0, 1, 2, 3, 4, 5. Sehingga Up Counter Mod-N akan menghitung 0 s/d N-1,
sedangkan Down Counter MOD-N akan menghitung dari bilangan tertinggi sebanyak N
kali ke bawah. Misalkan Down Counter MOD-9, akan menghitung : 15, 14, 13, 12, 11,
10, 9, 8, 7, 15, 14, 13,..
Sebuah Up Counter Asinkron Mod-6, akan menghitung : 0,1,2,3,4,5,0,1,2,...
Maka nilai yang tidak pernah dikeluarkan adalah 6. Jika hitungan menginjak ke-6, maka
counter akan reset kembali ke 0. Untuk itu masing-masing Flip-flop perlu di-reset ke
nilai ”0” dengan memanfaatkan input-input Asinkron-nya ( PS = 1 dan PC = 0 ). Nilai ”0”
yang akan dimasukkan di PC didapatkan dengan me-NAND kan input A dan B (ABC =
Percobaan 5. 23
Counter Asinkron
110 untuk desimal 6). Jika input A dan B keduanya bernilai 1, maka seluruh flip-flop
akan di-reset.
1 1 C 1 1 B 1 A
1
J Q J Q J Q
K Q K Q K Q
CLK A
B
Gambar 5.3. Rangkaian Up Counter Asinkron Mod-6
5.3.3. RANGKAIAN UP/DOWN COUNTER

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya
input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada
rangkaian Up/Down Counter ASinkron, output dari flip-flop sebelumnya menjadi input
clock dari flip-flop berikutnya, seperti ditunjukkan pada gambar 5. 4.
C B A
1 1 1
J Q J Q J Q
K Q K QQ K Q
CLK
CNTRL
Gambar 5.4. Rangkaian Up/Down Counter Asinkron 3 bit.

A. Dasar Rangkaian Counter Asinkron 3-bit
1. Pada Modul Trainer ITF-02, buatlah rangkaian Up Counter Asinkron 3 bit seperti
gambar 5.1.
2. Jalankan Counter tersebut selama 15 clock, dan buatlah Tabel Pengamatannya.
Percobaan 5. 24
Counter Asinkron
B. Counter Asinkron MOD-n

1. Untuk masing-masing grup, pilih salah satu dari Counter Asinkron yang akan dibuat :
a. Up Counter Asinkron Mod-12
b. Down Counter Asinkron Mod-9
c. Up Counter Asinkron Mod-10
d. Down Counter Asinkron Mod-13
e. Up Counter Asinkron Mod-14
2. Jalankan Counter tersebut selama 20 clock, dan buatlah Tabel Pengamatannya.
C. Up/Down Counter Asinkron

1. Buat rangkaian Up/Down Counter Asinkron 3 bit seperti gambar 5.4.
2. Pada input CNTRL, berikan nilai ‘1’ jika ingin menghitung naik (UP) dan ‘0’ jika
ingin menghitung turun (DOWN).
3. Jalankan Counter tersebut selama 20 kali clock, dan catat hasilnya pada Tabel
Pengamatan.
5.5. TUGAS
1. Gambarkan timing diagram dari rangkaian Counter Mod-n yang sudah dibuat.
2. Sebuah Counter mempunyai urutan acak sebagai berikut : 2-4-5-7-1-0-3-6-2-4-5-…
Gambarkan timing Diagramnya.
3. Jika Counter Asinkron akan digunakan untuk membuat stop watch yang menghitung
00 s/d 99 kembali lagi ke 00, bagaimana cara mendisainnya ?
Percobaan 5. 25
Counter Asinkron
PERCOBAAN 6.
MULTILEVEL NAND
TUJUAN:
¾ Memahami sifat universal dari gerbang NAND
¾ Mengkonversikan sebuah rangkaian logika yang terdiri dari bermacam-
macam gerbang menjadi hanya terdiri dari NAND saja.
PERALATAN:
2. Oscilloscope
TEORI:
Gerbang yang paling sering digunakan untuk membentuk rangkaian
kombinasi adalah gerbang NAND dan NOR, dibanding dengan AND dan OR. Dari
sisi aplikasi perangkat luar, gerbang NAND dan NOR lebih umum sehingga gerbang-
gerbang tersebut dikenal sebagai gerbang yang “universal”.
Gerbang-gerbang NOT, AND dan OR dapat di-substitusi ke dalam bentuk
NAND saja, dengan hubungan seperti gambar 6-1.
MULTILEVEL NAND
Bentuk Asal Dengan NAND
A A A A
NOT
A
A
AND B A.B
B A.B
A A
OR
B A+B
A+B
B
Gambar 6-1. Substitusi Beberapa Gerbang Dasar Menjadi NAND
Untuk mendapatkan persamaan dengan menggunakan NAND saja, maka

persamaan asal harus dimodifikasi sedemikian rupa, sehingga hasil akhir yang
didapatkan adalah persamaan dengan NAND saja.
Contoh :
Dapatkan persamaan NAND untuk y = A.B.(C + D)
Jawab :
Tambahkan dua buah Tanda NOT pada persamaan tersebut. Dua buah tanda
ini tidak mengubah nilai dari persamaan tadi.
y = A.B.(C + D)
y = A.B + (C + D )
y = A.B.(C .D )
MULTILEVEL NAND
Rangkaian NAND untuk persamaan di atas menjadi :
A
Y
B
Gambar 6-2. Rangkaian NAND untuk persamaan y = A.B.(C + D)
PROSEDUR :
1. Pada Trainer, implementasikan rangkaian pada gambar 6-3.
2. Buat Tabel Kebenarannya dan tentukan fungsi apakah rangkaian tersebut.
3. Buat rangkaian padanannya yang terdiri dari gerbang AND, OR dan NOT.
Buktikan kebenarannya.
Gambar 6-3. Rangkaian untuk percobaan Multilevel NAND
MULTILEVEL NAND
4. Jika diketahui persamaan : W = AB C + ( A + C ).BC

Buat rangkaiannya dengan hanya menggunakan gerbang NAND saja.
TUGAS :
1. Jika diketahui rangkaian seperti gambar 6-4, ubahlah menjadi rangkaian yang
hanya terdiri dari gerbang NAND saja.
A
X
Gambar 6-4. Rangkaian yang terdiri dari gerbang AND, OR, NOT
2. Sebuah persamaan logika sebagai berikut :

Z = ( A + B ).( BC + A) + A B + CD
Buat menjadi bentuk persamaan dengan NAND saja. Gambarkan hasilnya.
Lengkapi dengan Tabel Kebenaran sebelum dan sesudah dirubah ke dalam bentuk
NAND.
MULTILEVEL NAND
PERCOBAAN 4.
COUNTER SINKRON
4.1. TUJUAN :
¾ Membuat Rangkaian dasar Counter Sinkron dengan prinsip Sekuensial
¾ Memahami karakteristik Counter Sinkron
¾ Membuat Up dan Down Counter Sinkron
¾ Membuat Up-Down Counter Sinkron dengan input kontrol
4.2. PERALATAN :
¾ Modul Trainer ITF 02 / DL 02
4.3. DASAR TEORI

4.3.1. DASAR COUNTER SINKRON
Counter merupakan aplikasi dari Flip-flop yang mempunyai fungsi menghitung.
Proses penghitungan yang dilakukan Counter secara sekuensial, baik menghitung naik
(Up Counting) maupun turun (Down Counting).
Berdasarkan pemberian trigger di masing-masing flip-flop penyusun rangkaian
Counter, dikenal 2 macam Counter : Counter Sinkron (Synchronous Counter) dan
Counter Asinkron (Asynchronous Counter).
Pada Counter Sinkron, sumber clock diberikan pada masing-masing input Clock
dari Flip-flop penyusunnya, sehingga apabila ada perubahan pulsa dari sumber, maka
perubahan tersebut akan men-trigger seluruh Flip-flop secara bersama-sama.
C B A
1
J Q J Q J Q
K Q K Q K Q
CLK
Gambar 4.1. Contoh Up Counter Sinkron 3 bit
Percobaan 4. 18
Counter Sinkron
4.3.2. UP DAN DOWN COUNTER

Sebuah Counter disebut sebagai Up Counter jika dapat menghitung secara
berurutan mulai dari bilangan terkecil sampai bilangan terbesar. Contoh : 0-1-2-3-4-5-6-
7-0-1-2-….
Sedangkan Down Counter adalah Counter yang dapat menghitung secara
berurutan dari bilangan terbesar ke bilangan terkecil. Tabel PS/NS untuk Up dan Down
Counter 3 bit seperti ditunjukan pada Tabel 4.1.
Tabel 4.1. Tabel PS/NS untuk Up dan Down Counter 3 bit.

UP Counting DOWN Counting
CLK A B C Dec A B C Dec
0 0 0 0 1 1 1 7
0 0 1 1 1 1 0 6
0 1 0 2 1 0 1 5
0 1 1 3 1 0 0 4
1 0 0 4 0 1 1 3
1 0 1 5 0 1 0 2
1 1 0 6 0 0 1 1
1 1 1 7 0 0 0 0
Untuk membuat sebuah rangkaian Up Counter, lakukan langkah-langkah sintesa

rangkaian yang telah dijelaskan sebelumnya. Dari hasil persamaan logika berdasarkan
Tabel PS/NS di atas didapatkan rangkaian seperti di bawah ini :
C B A
1
J Q J Q J Q
K Q K Q K Q
CLK
Gambar 4.2. Rangkaian Up Counter Sinkron 3 bit
Berdasarkan Tabel 4.1, dapat dilihat bahwa Down Counting merupakan kebalikan
dari Up Counting, sehingga rangkaiannya masih tetap menggunakan rangkaian Up
Counter, hanya outputnya diambilkan dari Q masing-masing Flip-flop. Bentuk
rangkaian Down Counter adalah seperti gambar 4.3.
Percobaan 4. 19
Counter Sinkron
1
J Q J Q J Q
K Q K Q K Q
C B A
CLK
Gambar 4.3. Rangkaian Down Counter Sinkron 3 bit
4.3.3. RANGKAIAN UP/DOWN COUNTER

Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya
input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada
gambar 4.4 ditunjukkan rangkaian Up/Down Counter Sinkron 3 bit. Jika input CNTRL
bernilai ‘1’ maka Counter akan menghitung naik (UP), sedangkan jika input CNTRL
bernilai ‘0’, Counter akan menghitung turun (DOWN).
C B A
1
J Q J Q J Q
C
C
K Q K QQ K Q
CLK
CNTRL
Gambar 4.4. Rangkaian Up/Down Counter Sinkron 3 bit.

A. Up Counter Sinkron
1. Pada Modul Trainer ITF-02, buatlah rangkaian Up Counter Sinkron 3 bit seperti
gambar 4.2.
2. Jalankan Counter tersebut, dan buatlah Tabel PS/NS nya.
Percobaan 4. 20
Counter Sinkron
B. Down Counter Sinkron

1. Buat rangkaian Down Counter Sinkron 3 bit seperti gambar 4.3.
2. Jalankan Counter tersebut, dan buatlah Tabel PS/NS nya.
C. Up/Down Counter Sinkron

1. Buat rangkaian Up/Down Counter Sinkron 3 bit seperti gambar 4.4.
2. Pada input CNTRL, berikan nilai ‘1’ jika ingin menghitung naik (UP) dan ‘0’ jika
ingin menghitung turun (DOWN).
3. Jalankan Counter tersebut, dan catat hasilnya pada Tabel PS/NS-nya.
4.5. TUGAS
1. Buat rangkaian Down Counter Sinkron 4-bit seperti pada Percobaan B, dengan
menggunakan D-Flip flop.
2. Disain sebuah Counter Sinkron 3 bit acak yang menghitung : 3-6-4-2-7-5-0-1-3-6-4-2-
7-… Gunakan SR- Flip flop.
Percobaan 4. 21
Counter Sinkron
PERCOBAAN 7.
MULTILEVEL NOR
TUJUAN:
¾ Memahami sifat universal dari gerbang NOR
¾ Mengkonversikan sebuah rangkaian logika yang terdiri dari bermacam-
macam gerbang menjadi hanya terdiri dari NOR saja.
PERALATAN:
2. Oscilloscope
TEORI:
Gerbang yang paling sering digunakan untuk membentuk rangkaian
kombinasi adalah gerbang NAND dan NOR, dibanding dengan AND dan OR. Dari
sisi aplikasi perangkat luar, gerbang NAND dan NOR lebih umum sehingga gerbang-
gerbang tersebut dikenal sebagai gerbang yang “universal”.
Gerbang-gerbang NOT, AND dan OR dapat di-substitusi ke dalam bentuk
NOR saja, dengan hubungan seperti gambar 7-1.
MULTILEVEL NOR
Bentuk Asal Dengan NOR
A A A A
NOT
A
A
AND A.B
B A.B B
A A
OR
B A+B B A+B
Gambar 7-1. Substitusi Beberapa Gerbang Dasar Menjadi NOR
Ada dua cara untuk mengubah sebuah rangkaian kombinasional menjadi

rangkaian dengan gerbang NOR saja. Cara pertama adalah dengan menggambar
terlebih dahulu persamaan yang diketahui sesuai dengan gerbang-gerbang
pembentuknya. Setelah itu gunakan aturan substitusi seperti gambar 7-1 untuk
mengganti masing-masing gerbang dengan gerbang NOR. Jika ada dua buah gerbang
NOT berurutan secara serial dapat dihapus, karena dua buah NOT yang dipasang
serial tidak mengubah nilai fungsi (sifat Involution / Aljabar Boolean No. 5).
Contoh :
Dapatkan persamaan NOR untuk y = A.B.(C + D)
Jawab :
Rangkaian asal untuk persamaan y = A.B.(C + D) adalah sebagai berikut :
MULTILEVEL NOR
A
B
y
C
Gambar 7-2. Rangkaian persamaan y = A.B.(C + D)
Dari ke-empat gerbang di atas, masing-masing substitusikan menjadi gerbang NOR.
B
y
C
D
Gambar 7-3. Rangkaian gambar 7-2 setelah disubstitusi menjadi gerbang NOR saja
Setelah dua fungsi NOT yang disilang di atas direduksi, akan didapat
rangkaian seperti gambar 7-4.
B y
C
D
Gambar 7-4. Rangkaian gambar 7-3 setelah 2 fungsi NOT direduksi
MULTILEVEL NOR
Cara kedua, untuk mendapatkan persamaan dengan menggunakan NOR saja,

maka persamaan asal harus dimodifikasi sedemikian rupa, sehingga hasil akhir yang
didapatkan adalah persamaan dengan NOR saja.
Contoh :
Dapatkan persamaan NOR untuk y = A.B.(C + D)
Jawab :
Berikan dua buah tanda NOT pada persamaan OR (bentuk yang paling
mendekati NOR). Dua buah tanda NOT ini tidak mengubah nilai fungsi
y = AB.(C + D)
Selesaikan bentuk persamaan yang masih mengandung ekspresi AND dengan
memberikan dua buah tanda NOT
y = AB.(C + D)
Dengan aturan De Morgan menjadi :
y = ( A + B).(C + D)
Dengan aturan De Morgan lagi, lepaskan tanda NOT yang paling atas, selanjutnya
tambahkan dua buah tanda NOT paling atas.
y = ( A + B) + (C + D)
Pada sub fungsi (C+D), ada 3 buah tanda NOT. Sisakan hanya satu tanda NOT saja
(membuang dua tanda NOT tidak mempengaruhi nilai fungsi).
y = ( A + B ) + (C + D )
Rangkaian NOR untuk persamaan di atas menjadi :
MULTILEVEL NOR
B
y
C
D
Gambar 7-5. Rangkaian NOR untuk persamaan y = A.B.(C + D)
Rangkaian pada gambar 7-5 sama dengan rangkaian pada gambar 7-4.
PROSEDUR :
1. Pada Trainer, implementasikan rangkaian pada gambar 7-6. Dapatkan Tabel
Kebenarannya.
A
B
C y
Gambar 7-6. Rangkaian Percobaan 1
2. Substitusikan rangkaian di atas menjadi bentuk NOR saja. Rangkai kembali di

Trainer. Dapatkan Tabel Kebenarannya. Bandingkan hasilnya dengan Tabel
Kebenaran sebelumnya.
MULTILEVEL NOR
3. Diketahui sebuah rangkaian dengan gerbang NOR seperti gambar 7-7. Dengan
menggunakan aturan De Morgan, ubahlah rangkaian tersebut menjadi rangkaian
yang terdiri dari gerbang-gerbang AND-OR-NOT.
C
D
A x
Gambar 7-7. Rangkaian percobaan 2
4. Jika diketahui persamaan : W = AB C + ( A + C ).BC

Buat rangkaiannya dengan hanya menggunakan gerbang NOR saja. Lengkapi
Tabel Kebenaran.
MULTILEVEL NOR
TUGAS :
1. Diketahui sebuah rangkaian yang terdiri dari gerbang NOR seperti pada gambar
7-8. Buat Tabel Kebenarannya dan tentukan fungsi logika manakah yang
bersesuaian ?
Gambar 7-8. Rangkaian dengan gerbang NOR saja
2. Untuk fungsi-fungsi di bawah ini, ubahlah menjadi persamaan logika yang terdiri
dari fungsi NOR saja. Gambarkan rangkaian yang telah disubstitusikan menjadi
gerbang NOR saja.
G = C.( D + AB) + C.( A + B)
X = A + B.BC + BC
MULTILEVEL NOR
PERCOBAAN 6
SHIFT REGISTER 1
6.1. TUJUAN :
Setelah melakukan percobaan ini mahasiswa diharapkan mampu :
¾ Menjelaskan prinsip kerja Shift Register secara umum
¾ Membuat Paralel Input Serial Output Shift Register
¾ Membuat Recirculating Register (Johnson Shift Counter)
6.2. PERALATAN :
Modul ITF – 102
6.3. DASAR TEORI :

Di dalam sistim digital, register digunakan sebagai tempat menyimpan sementara
sebuah grup bit data. Bit-bit data (“1” atau “0”) yang sedang berjalan di dalam sebuah
sistim digital, kadang-kadang perlu dihentikan, di-copy, dipindahkan atau hanya digeser
ke kiri atau ke kanan satu atau lebih posisi.
Shift Register mampu menjalankan fungsi-fungsi di atas serta menyimpan bit-bit
data. Sebagian besar shift Register dapat meng-handle perpindahan secara paralel
maupun serial, serta dapat mengubah dari sistim serial ke paralel atau sebaliknya.
Rangkaian dasar Shift Register dapat dibuat dari beberapa Flip-flop sejenis, yang
dihubungkan seperti pada gambar 1. Gambar tersebut menunjukkan Shift Register 4-bit
yang menerima 4 bit data paralel dan menggesernya 4 posisi ke kanan menuju peralatan
digital yang lain. Pewaktuan dari proses penggeseran ini dilakukan oleh input clock
Pergeseran satu posisi ke kanan dilakukan setiap satu input clock.
Percobaan 6. 26
Shift Register1
1 0 0 0
Paralel Load 1000
Peralatan Penerima
Serial
0
D Q D Q D Q D Q
1 0 0 0 X X X X
Cp Cp Cp Cp
Clock
0
D Q D Q D Q D Q
0 1 0 0 0 X X X
Masukkan Cp Cp Cp Cp
pulsa 1
1
Clock
0
D Q D Q D Q D Q
0 0 1 0 0 0 X X
pulsa 2
2
Clock
0
D Q D Q D Q D Q
0 0 0 1 0 0 0 X
pulsa 3
3
Clock
0
D Q D Q D Q D Q
0 0 0 0 1 0 0 0
pulsa 4
4
Clock
Gambar 6.1. Shift Register 4-bit yang digunakan untuk konversi Paralel to Serial
Percobaan 6. 27
Shift Register1
Gambar 6.1 menjelaskan sebagai berikut : Sebuah grup terdiri dari 4 buah D Flip-
flop.Langkah pertama adalah membebani register di atas dengan 1-0-0-0. “Paralel Load”
berarti membebani ke-empat flip-flop dalam waktu yang bersamaan. Pembebanan
diberikan melalui input SD pada masing-masing flip-flop.
Selanjutnya, clock pertama meyebabkan seluruh bit menggeser satu posisi ke
kanan, karena input dari masing-masing flip-flop mendapatkan output dari flip-flop
sebelumnya. Setiap penekanan clock menyebabkan penggeseran satu posisi ke kanan.
Pada pulsa ke empat, seluruh bit sudah tergeser ke peralatan penerima data serial, sesuai
dengan data awal yang diberikan. Koneksi antara ke-empat flip-flop di atas bisa berupa
kabel transmisi serial (serial data, clock dan ground).
Ada 4 macam konversi yang bisa dilakukan menggunakan Shift Register, yaitu
Paralel Input Paralel Output (PIPO), Serial Input Serial Output (SISO), Paralel Input
Serial Output (PISO) dan Serial Input Paralel Output (SIPO). Ada pula Recirculating
Register, yang menggeser data secara sirkulasi.
6.3.1. SHIFT REGISTER PARALEL INPUT SERIAL OUTPUT

Register jenis ini dapat meng-konversikan data paralel menjadi data serial.
Langkah yang ditempuh seperti yang telah dijelaskan melalui gambar 6.1.
PROSEDUR PERCOBAAN 1 :
1. Dengan menggunakan 4 buah SR-Flip-flop, buat rangkaian seperti gambar 6.2.
D3 D2 D1 D0
Q3 Q2 Q1 Q0
PS PS PS PS
0
S Q S Q S Q S Q
Cp Cp Cp Cp
R Q R Q R Q R Q
PC PC PC PC
Clock
Gambar 6.2. Rangkaian Shift Register 4-bit Paralel Input Serial Output
Percobaan 6. 28
Shift Register1
2. Hubungkan Cp pada masing-masing flip-flop dengan input Manual Clock.

Hubungkan pula masing-masing PC pada flip-flop dengan input “0”, bila kita ingin
melakukan Reset setiap saat, jka tidak, berikan input “1”.
3. Pada input-input PS-nya berikan beban data dengan nilai D3D2D1D0 = 1010.
4. Berikan nilai “0” pada input S dari flip-flop pertama.
5. Lakukan penekanan clock pertama dan amati perubahan yang terjadi pada output
masing-masing flip-flop. Berikan penekanan berikutnya. Tulis hasilnya pada Tabel
PS/NS.
6. Amati output yang dihasilkan oleh flip-flop terakhir, yaitu Q0, untuk setiap
penekanan clock. Pada penekanan clock pertama sampai dengan ke-empat,
bagaimana urutan data yang dihasilkan oleh Q0 dibandingkan dengan data yang
dibebankan ?
7. Ulangi langkah 3 s/d 6 untuk 3 set data input yang lain (masing-masing 4 bit).
6.3.2. RING SHIFT COUNTER

Recirculating data output flip-flop paling akhir ke input flip-flop paling awal
dapat dilakukan dengan memberikan output Q0’ pada R3 dan Q0 pada S3. Dengan koneksi
semacam Ring ini data-data yang telah dibebankan sebelumnya tidak pernah hilang.
Sejumlah n bit data yang sama akan muncul kembali setelah pergeseran sebesar n kali.
D3 D2 D1 D0
Q3 Q2 Q1 Q0
PS PS PS PS
S Q S Q S Q S Q
Cp Cp Cp Cp
R Q R Q R Q R Q
PC PC PC PC
Gambar 6.3. Rangkaian Johnson Shift Counter 4-bit Clock
Percobaan 6. 29
Shift Register1

3. Hubungkan pula masing-masing PC pada flip-flop dengan input “0” untuk me-reset
rangkaian.,
4. Berikan urutan data sebanyak 4 bit pada D3D2D1D0 (misal : 1101) sebagai data awal..
5. Lakukan penekanan clock sebanyal 10 kali, dan amati output masing-masing flip-flop.
Tuliskan hasilnya pada Tabel Kebenaran.
6. Ulangi langkah 4 s/d 5 untuk data awal 1110.
6.3.3. JOHNSON SHIFT COUNTER

Sama seperti Ring Shift Counter, Johnson Shift Counter juga merupakan
Recisculating Shift Register. Bedanya adalah pada Johnson Shift Counter, output dari
flip-flop paling akhir Q0’ diumpanbalikkan ke input flip-flop paling awal S3. Begitu pula
output Q0 diumpan balikkan ke input R3. Karena ada persilangan pada output flip-flop
terakhir, maka nilai input-input flip-flop paling awal berkebalikan dengan nilai output
flip-flop paling akhir.
D3 D2 D1 D0
Q3 Q2 Q1 Q0
PS PS PS PS
S Q S Q S Q S Q
Cp Cp Cp Cp
R Q R Q R Q R Q
PC PC PC PC
Gambar 6.4. Rangkaian Johnson Shift Counter 4-bit Clock

3. Hubungkan pula masing-masing PC pada flip-flop dengan input “0” untuk me-reset
rangkaian.,
4. Berikan urutan data sebanyak 4 bit pada D3D2D1D0 (misal : 1011) sebagai data awal..
Percobaan 6. 30
Shift Register1
5. Lakukan penekanan clock sebanyal 10 kali, dan amati output masing-masing flip-
flop. Tuliskan hasilnya pada Tabel Kebenaran.
6. Ulangi langkah 4 s/d 5 untuk data awal 1110.
6.4. TUGAS :
1. Pada gambar 2, jika D3D2D1D0 = 0100 dan input S3 = 1, berapa nilai Q3Q2Q1Q0
setelah clock ke-2 ? Setelah clock ke-4 ?
2. Jika Rangkaian pada gambar 6.3. ditambahkan 2 buah Flip-flop lagi, dan data awal
dibuat 1100, berapa nilai Q3Q2Q1Q0 setelah clock ke-2 ? Setelah clock ke-4 ?
3. Sketsalah bentuk gelombang output dari Q0, Q1 dan Q2 pada tujuh pulsa clock
pertama untuk rangkaian gambar 6.5.
Q2 Q1 Q0
PS PS PS
S Q S Q S Q
Cp Cp Cp
R Q R Q R Q
PC PC PC
Clock
Gambar 6.5. Rangkaian untuk tugas 3.
Percobaan 6. 31
Shift Register1
PERCOBAAN 7
SHIFT REGISTER 2
7.1. TUJUAN :
Setelah melakukan percobaan ini mahasiswa diharapkan mampu :
¾ Menjelaskan prinsip kerja PISO dan SIPO
¾ Membuat rangkaian Paralel Input Serial Output Shift Register
¾ Membuat rangkaian Serial Input Paralel Output Shift Register
¾ Membuat rangkaian konversi Paralel – Serial - Paralel
7.2. PERALATAN :
Modul DL – 102
7.3. DASAR TEORI :

7.3.1. PISO DAN SIPO
Masih seperti percobaan Shift Register sebelumnya, pada percobaan ke dua ini
mempelajari cara kerja Paralel Input Serial Output Shift Register (PISO) dan Serial Input
Paralel Output Shift Register (SIPO). Yang membedakan dengan percobaan sebelumnya
adalah pemakaian modulnya. Pada percobaan ini digunakan modul DL-02. Pada modul
ini rangkaian Shift Register digambarkan sebagai black box Shift Register 1 dan Shift
Register 2. Praktikan hanya mengisi input-inputnya dengan menyambungkan ke switch-
switch input, begitu pula outputnya disambungkan dengan LED yang tersedia. Clock
dapat diatur panjangnya dengan pengaturan clock pada panel bagian bawah dari modul.
1. Dengan trainer DL-02, buat rangkaian seperti gambar 7.1
2. Hubungkan CP di masing-masing Shift Register dengan Clock dari Panel Control.
3. Berikan nilai “0” pada input IN dari Shift Register 1 dan seluruh Data Input di Shift
Register 2.
4. Hubungkan R pada masing-masing Shift Register dengan Sequence dari Panel
Control.
Percobaan 7. 32
Shift Register2
5. Hubungkan masing-masing input data di Shift Register 1 dengan Panel Switch,

berikan nilai tertentu (dari 0 sampai 15).
6. Jalankan Shift Register tersebut dengan menekan tombol AUTO / MANUAL pada
Panel Kontrol. Amati selama 10 kali clock.
7. Ulangi langkah 1 s/d 6 untuk data awal yang lain.
8. Lakukan hal yang sama untuk percobaan SIPO seperti gambar 7.2.
PARALEL DATA INPUT
GATE
SEQUENCE 23 22 21 20
CLOCK
SA SB SC SD
“0” SERIAL DATA OUTPUT
IN
R
CP
SHIFT REGISTER 1
Gambar 7.1. Rangkaian PISO
PARALEL DATA OUTPUT

GATE
SEQUENCE
CLOCK
“0”
SA QA SB QB SC QC SD QD
SERIAL DATA INPUT
IN
R
CP
SHIFT REGISTER 2
Gambar 7.2. Rangkaian SIPO
Percobaan 7. 33
Shift Register2
7.3.2. KONVERSI PARALEL-SERIAL-PARALEL

Konversi Paralel-Serial-Paralel merupakan aplikasi Shift Register pada proses
perpindahan data dari sebuah perangkat digital ke perangkat digital yang lain. Sebagai
contoh, proses perpindahan data dari output Microprocessor ke Memory. Konversi
Paralel to Serial menggunakan dua set Shift Register yang tersedia (PISO dan SIPO).
Percobaan ini menunjukkan sistim pengiriman data dengan model penggeseran
(shift) dari satu blok pengirim ke blok penerima. Data yang dimasukkan lewat input PS di
masing-masing flip-flop pengirim, secara paralel, akan dikeluarkan secara serial dari blok
pengirim tersebut. Selanjutnya data diterima secara serial di blok penerima, dan
dikeluarkan secara paralel.
1. Dengan trainer DL-02, buat rangkaian seperti gambar 7.3.
GATE A
SEQUENCE 23 22 21 20 PARALEL DATA
CLOCK
“0”
SERIAL DATA
SA SB SC SD SA QA SB QB SC QC SD QD
“0”
IN IN
R R
CP CP
SHIFT REGISTER 1 SHIFT REGISTER 2
Gambar 7.3. Konversi Parelel-Seri-Paralel Data
2. Hubungkan input-input R dan CP dengan Sequence dan Clock, dan berikan input IN
dengan nilai “0”.
3. Berikan nilai tertentu pada masing-masing input data di Shift Register 1. (dari 0
sampai 15).
Percobaan 7. 34
Shift Register2
4. Jalankan Shift Register tersebut dengan menekan tombol AUTO / MANUAL pada
Panel Kontrol. Amati di sisi kirim (shift Register 1) dan di sisi terima (Shift Register
2) selama 20 kali clock.
5. Ulangi langkah 1 s/d 4 untuk data awal yang lain.
TUGAS :
Buatlah timing diagram untuk masing-masing Tabel PS/NS yang didapatkan dari
praktikum yang telah dijalankan (gambarkan masing-masing sepanjang 10 clock).
Percobaan 7. 35
Shift Register2
PERCOBAAN 9.
RANGKAIAN ARITMETIKA DIGITAL LANJUT
TUJUAN:
¾ Memahami prinsip kerja rangkaian aritmetika biner : multiplier, paraller
Adder dan Parallel Subtractor
¾ Mendisain rangkaian multiplier,Parallel Adder dan Parallel Subtractor
PERALATAN:
2. Oscilloscope
TEORI:
Rangkaian Aritmetika Lanjut meliputi : Multiplier (rangkaian Pengali),
Parallel Adder dan Parallel Subtractor. Setelah mengetahui prinsip dasar dari Adder
dan Subtractor, dapat dilanjutkan dengan membuat rangkaian Adder dan Subtractor
untuk penjumlahan dan pengurangan lebih dari 1 bit.
1. MULTIPLIER
Rangkaian Multiplier terdiri dari dua blok input (yang masing-masing
mewakili register yang akan dikalikan) serta satu blok output. Setiap blok dapat
terdiri lebih dari 1 bit data. Bilangan yang dikalikan dan pengalinya, serta hasil
kalinya berupa bilangan biner. Setelah didapatkan hasilnya, masing-masing bit
outputnya dibuat dengan persamaan yang didapatkan dari K-Map. Blok Diagram dari
rangkaian Multiplier ditunjukkan pada gambar 9-1.
A1
A A0 O3
MULTIPLIER O2
B1 O
B O1
B0 O0
Gambar 9-1. Rangkaian Multiplier 2 bit input
Tabel 9-1. Tabel Perkalian 2 bit biner
Input Desimal Input Biner Output Biner Out Desimal

A B A1 A0 B1 B0 O3 O2 O1 O0 O
0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 2 0 0 1 0 0 0 0 0 0
0 3 0 0 1 1 0 0 0 0 0
1 0 0 1 0 0 0 0 0 0 0
1 1 0 1 0 1 0 0 0 1 1
1 2 0 1 1 0 0 0 1 0 2
1 3 0 1 1 1 0 0 1 1 3
2 0 1 0 0 0 0 0 0 0 0
2 1 1 0 0 1 0 0 1 0 2
2 2 1 0 1 0 0 1 0 0 4
2 3 1 0 1 1 0 1 1 0 6
3 0 1 1 0 0 0 0 0 0 0
3 1 1 1 0 1 0 0 1 1 3
3 2 1 1 1 0 0 1 1 0 6
3 3 1 1 1 1 1 0 0 1 9
Setelah menggunakan K-Map didapatkan persamaan outputnya sebagai berikut :

O3 = A1 A0 B1B0 O1 = A1 A0 B1 + A0 B1B0 + A1B1B0 + A1 A0 B0
O2 = A1B1B0 + A1 A0 B1 O0 = A0 B0
2. PARALLEL ADDER
Rangkaian Parallel Adder adalah rangkaian penjumlah dari dua bilangan yang
telah dikonversikan ke dalam bentuk biner. Anggap ada dua buah register A dan B,
masing-masing register terdiri dari 4 bit biner : A3A2A1A0 dan B3B2B1B0.
Penjumlahan dari kedua register itu dapat dinyatakan sebagai berikut :
A3 A2 A1 A0
B3 B2 B1B0 +
COUT ∑ 3 ∑ 2 ∑1 ∑ 0
Rangkaian Parallel Adder dari persamaan di atas ditunjukkan pada gambar 9-2.
A0 A Σ Σ0
B0 B Half Adder COUT
A1 A Σ Σ1
B1 B Full Adder COUT
CIN
A2 A Σ Σ2
B2 B Full Adder COUT
CIN
A3 A Σ Σ3
B3 B Full Adder COUT COUT
CIN
Gambar 9-2. Rangkaian Parallel Adder 4 bit

Rangkaian Parallel Adder terdiri dari Sebuah Half Adder (HA) pada Least
Significant Bit (LSB) dari masing-masing input dan beberapa Full Adder pada bit-bit
berikutnya. Prinsip kerja dari Parallel Adder adalah sebagai berikut : penjumlahan
dilakukan mulai dari LSB-nya. Jika hasil penjumlahan adalah bilangan desimal “2”
atau lebih, maka bit kelebihannya disimpan pada Cout, sedangkan bit di bawahnya
akan dikeluarkan pada Σ. Begitu seterusnya menuju ke Most Significant Bit
(MSB)nya.
3. PARALLEL SUBTRACTOR
Rangkaian Parallel Subtractor merupakan modifikasi dari rangkaian Parallel
Adder. Dengan mengimplementasikan prinsip 2’s complement, rangkaian Parallel
Subtractor akan bekerja seperti rangkaian Parallel Adder. Sebagai contoh,
pengurangan 5 dengan 2 adalah sama dengan penjumlahan 5 dengan (-2). Proses
pengurangan dua buah bilangan 4 bit biner dapat dinyatakan sebagai berikut :
A3 A2 A1 A0
- B B BB
3 2 1 0 +
COUT ∑ 3 ∑ 2 ∑1 ∑ 0
Dimana : -B3B2B1B0 artinya bilangan negatif dari B3B2B1B0 yang dilakukan dengan
2’s complement. Jadi prinsip rangkaian subtractor adalah rangkaian Adder yang salah
satu inputnya diubah menjadi negatif.
Dari rangkaian Parallel Subtractor pada gambar 9-3 dapat dilihat adanya
Gerbang Ex-OR di masing-masing input Full-Adder nya. Rangkaian Ex-OR ini
mendapat input dari SUB. Jika input SUB diberikan nilai “1” maka rangkaian Ex-OR
mengubah input B menjadi kebalikannya dan bersamaan dengan itu input SUB
tersebut juga dimasukkan ke CIN, sehingga nilai input B menjadi 2’s complement-nya.
Sedangkan jika input SUB diberi nilai “0” maka rangkaian tersebut menjadi
rangkaian Adder.
SUB
A0 A Σ Σ0
B Full Adder
B0 COUT
CIN
A1 A Σ Σ1
B Full Adder
B1 COUT
CIN
A2 A Σ Σ2
B Full Adder
B2 COUT
CIN
A3 A Σ Σ3
B Full Adder COUT
B3 COUT
CIN
Gambar 9-3. Rangkaian Parallel Subtractor dari modifikasi Parallel Adder
PROSEDUR:
1. Gambarkan rangkaian Multiplier 4 bit biner berdasarkan persamaan yang telah
diberikan sebelumnya. Implementasikan rangkaian tersebut pada trainer ITF-02.
Dapatkan Tabel Kebenarannya.
2. Buat rangkaian Parallel Adder 2 bit menggunakan trainer DL-2. Gunakan 1 buah
rangkaian Half Adder dan 1 buah Full Adder. Dapatkan Tabel Kebenarannya.
3. Buat rangkaian Parallel Subtractor 2 bit menggunakan trainer DL-02. Gunakan 2
buah Full Adder dan 2 buah gerbang Ex-OR. Dapatkan Tabel Kebenarannya.
TUGAS:
1. Buat rangkaian Multiplier yang mengalikan 2 blok input. Input pertama terdiri
dari 2 bit biner, sedangkan input kedua 1 bit biner. Dapatkan ouputnya dengan 3
bit biner. Gambarkan rangkaiannya berdasarkan persamaan yang didapatkan dari
K-map.
2. Selesaikan bentuk penjumlahan dan pengurangan berikut ini dalam sistim biner :
6 21 7 -5
5+ 9+ -4 + 8 +
PERCOBAAN 8
MEMORY
8.1. TUJUAN :
Setelah melakukan percobaan ini mahasiswa diharapkan mampu
¾ Menjelaskan prinsip kerja memory secara umum
¾ Melakukan operasi simpan data di memory
¾ Melakukan operasi baca data dari memory
¾ Membuat integrasi memory
8.2. PERALATAN :
• Modul Wish Maker
• IC RAM 7489
• IC Decoder 74138
8.3. DASAR TEORI :

8.3.1. KONSEP DASAR MEMORY
Di dalam sistim digital, rangkaian memori menyajikan fungsi sebagai penyimpan
informasi (data) secara permanen atau tetap yang dapat dipanggil kelak. Media
penyimpan dapat berupa rangkaian terintegrasi semikonduktor atau peralatan magnetik
seperti tape magnetik atau disk. Media magnetik umumnya dapat menyimpan banyak
data dibandingkan dengan media semikonduktor, tapi waktu pengaksesannya (waktu
yang diperlukan untuk menuju lokasi data dan kemudian membacanya), lebih lama.
Konsep memory dapat dijelaskan sebagai berikut, anggap kita mempunyai sebuah
halaman buku yang kosong, belum ditulisi. Biasanya, sebuah buku tulis selalu bergaris-
garis, dimana setiap baris dapat ditulisi dengan sebuah kalimat. Apabila setiap baris ke
bawah diberi nomor urut, maka setiap baris memiliki nomor sendiri. Nomor tersebut
dapat dinyatakan sebagai alamat dari setiap baris. Jadi, apabila kita menulis sebuah
kalimat atau kata pada nomor baris tertentu, maka kalimat atau kata tersebut berada di
lokasi nomor baris tersebut. Contoh, kita menulis “ Siapa saya ?” pada baris ke 10, maka
kalimat “Siapa saya ?” tersebut merupakan informasi yang menempati lokasi ke-10.
Percobaan 8. 36
Memory
Sebuah unit memory berisi informasi data dalam bentuk bit-bit biner. Keluar
masuknya data ke dan dari unit memory melalui jalur / bus data. Sedangkan alamat yang
dituju untuk menyimpan atau membaca data ke dan dari memory diinformasikan melalui
jalur/ bus alamat. Blok diagram unit memory dan peralatan pendukung lainnya diberikan
dalam gambar 8.1.
Jalur input
n data
Jalur k alamat
Unit memory 2k
Read word
n bit per word
Write
Jalur output
n data
Gambar 8.1. Unit memory
Sebuah layout memory terdiri dari nomor lokasi (alamat) dan elemen data yang
menempati masing-masing lokasi. Bentuk sebuah layout memory ditunjukkan pada
gambar 8.2.
ALAMAT MEMORY DATA
Binary Decimal Isi Memory
0000000000 0 1011010101011101
0000000001 1 1010101110001001
0000000010 2 0000110101000110
1111111101 1021 1001110100010100

1111111110 1022 0000110100011111
1111111111 1023 1101111000100101
Gambar 8.2. Layout Memory 1K x 16
Kapasitas memory pada gambar di atas adalah 1Kx16= 16384 bit, dimana jumlah
lokasi yang tersedia adalah 1024 lokasi sedangkan masing-masing lokasi dapat
menampung data sepanjang 16 bit.
8.3.2. KONSTRUKSI MEMORY

Sebuah sel memory dapat dibuat dari sebuah Flip-flop dan beberapa gerbang
seperti ditunjukkan pada gambar 8.3. Sel ini terdiri dari 3 input dan 1 output. Input select
Percobaan 8. 37
Memory
berfungsi untuk meng-enable (mengaktifkan) sel untuk dapat membaca atau menulis data
di sel. Nilai logika “1” atau “0” pada input read/write menentukan operasi yang dipilih.
Select
Input
S
Output
R Q
Read/Write
Gambar 8.3. Sebuah Sel Biner (Binary Cell/BC)
Sedangkan konstruksi sebuah memory yang sederhana, terdiri dari 12 sel biner
(BC) ditunjukkan pada gambar 8.4. Bagan ini terdiri dari 4 lokasi, dimana masing-masing
lokasi memuat 3 bit data.
Input data
D0
BC BC BC
D1
BC BC BC
Input Decoder
alamat 2x4
D2
BC BC BC
D3
Memory
enable
BC BC BC
Read/Write
Output data
Gambar 8.4. Konstruksi Memory sederhana dengan 12 sel biner
Percobaan 8. 38
Memory
8.3.3. EKSPANSI DAN INTEGRASI MEMORY

Untuk memperbesar kapasitas penyimpanan, dapat dilakukan integrasi beberapa
memory. Untuk mengintegrasikan memory, perlu digunakan peta memory yang
menunjukkan pembagian lokasi masing-masing memory. Bentuk peta memory
ditunjukkan seperti di bawah.
Memory 1 : PROM 8K x 8
Memory 2 : EPROM 8K x 8
Memory 3 : RAM 4K x 8.
Kapasitas total dari ke-tiga memory yang terintegrasi di atas adalah 20K x 8,
sedangkan pembagian lokasi secara biner dan hexadesimal adalah sebagai berikut :
BINER HEXA
A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000
PROM
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1FFF
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2000
EPROM
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFF
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000 RAM
1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 4FFF
Kita perlu menyediakan kapasitas sedikitnya 32K x 8, dimana yang 12K x 8 akan
digunakan sebagai cadangan. Untuk mendapatkan kapasitas 32K x 8, perlu disediakan
paling sedikit 15 jalur alamat (A0 s/d A14). Karena jumlah memory yang akan
diintegrasikan ada 3 buah, diperlukan decoder 2 x 4 ( 2-input, 4-output) sebagai selektor
memory, dimana input decoder adalah A13 dan A14. Lay out dari integrasi memory
Percobaan 8. 39
Memory
A14
A13
A12
A11
A0
DECODER
2x4
PROM 8K x 8 EPROM 8K x 8 RAM 4K x 8
ME ME ME
Gambar 8.5. Lay out Integrasi Memory 20 K x 8
8.4. PROSEDUR PERCOBAAN :

1. Dengan menggunakan modul Wish Maker, rangkailah dua buah IC RAM 74LS89
dan Decoder 74LS138 seperti gambar 8.6.
SW 9
SW 6
SW 4
SW 1
A3 R /W S3
SW 5
A0
SW 10 7489
D3
S0
D0 ME
DECODER
1x2
R /W
A3
A0 7489 S3
D3
D0 ME S0
L1
L4
Gambar 6. Rangkaian Percobaan
Percobaan 8. 40
Memory
2. Hubungkan 4 jalur address (A3 A2 A1 dan A0) masing-masing RAM ke switch input,
4 jalur input data (D3 D2 D1 dan D0) masing-masing RAM ke switch input.
Hubungkan juga 4 jalur output data dari masing-masing RAM (S3 S2 S1 S0) ke output
LED. Hubungkan 1 jalur R/W untuk menyeleksi operasi yang diinginkan dengan
switch input. Hubungkan Switch input yang tersisa ke input decoder. Hubungkan dua
output decoder ke ME dari masing-masing Memory.
3. Masukkan 4 set data pada memory pertama, dan 4 set data pada memory kedua
dengan memberikan nilai “0” pada R/W (kondisi menulis data). SW5 = 0 untuk data
di memory pertama dan SW5 = 1 untuk data di memory kedua. Atur alamat melalui
SW1 s/d SW4.
4. Baca data yang telah ditulis pada masing-masing memory tersebut dengan
memberikan nilai “1” pada R/W (kondisi membaca data). SW5 = 0 untuk data di
memory pertama dan SW5 = 1 untuk data di memory kedua.
5. Tuliskan hasil pengamatan pada Tabel di bawah.
6. Ulangi untuk 4 set data yang lain dengan alamat yang berbeda.
ALAMAT DATAINPUT DATAOUTPUT

No A4 A3 A2 A1 A0 D3 D2 D1 D0 S3 S2 S1 S0
1
2
3
4
1
2
3
4
Percobaan 8. 41
Memory
8.5. TUGAS
1. Jelaskan berapa kapasitas memory berikut ini :
a. RAM 2K x 16 b. EEPROM 4Kx8 c. DROM 8Kx1
2. Jika disediakan jenis-jenis Memory sebagai berikut :

• 2 buah RAM 2Kx8
• 1 buah EPROM 8Kx8
• 2 buah EEPROM 4kx8
Jelaskan bagaimana mengintegrasikan memory-memory tersebut supaya tidak
“conflict” satu dengan yang lain. Lengkapi dengan Tabel Pemetaan Memory dan
pilih jenis Decoder sesuai yang diperlukan.
DIAGRAM PIN DAN TABEL KEBENARAN
7489 (64-bit Bipolar RAM)
74138 (Decoder / Demultiplexer)
Percobaan 8. 42
Memory
PERCOBAAN 10.
PARITY GENERATOR DAN CHECKER
TUJUAN:
¾ Memahami prinsip kerja rangkaian Parity Generator dan Parity Checker
¾ Mendisain rangkaian Parity Generator dan Checker untuk fungsi Pengacakan data
(Data Scrambling)
PERALATAN:
2. Oscilloscope
TEORI:
1. PARITY GENERATOR DAN CHECKER
Dalam sistim transmisi digital, dimana urutan data biner dikirimkan dari pengirim ke
penerima, sangat dimungkinkan terjadinya kesalahan (error) pada data yang diterima.
Kesalahan ini biasanya disebabkan karena external noise (misalkan sinyal listrik atau suara
yang ikut dalam data). Sebagai contoh, dikirimkan sinyal data BCD 5 (0101), kemudian pada
proses transmisi, ada noise yang masuk sehingga mengubah nilai LSB ‘0’ menjadi ‘1’.
Akibatnya di sisi terima, sinyal data yang masuk tadi dibaca sebagai 4 (0100). Data tersebut
tentu salah, karena tidak sesuai dengan yang dikirimkan.
Untuk menghindari kesalahan data saat pengiriman, diberikan bit tambahan pada
urutan data yang akan ditransmisikan. Bit tambahan ini dinamakan bit parity. Penambahan bit
parity dilakukan di sisi kirim (Transmitter). Rangkaian pembangkit bit parity dinamakan
Parity Generator. Jumlah bit parity bisa satu bit atau lebih. Berdasarkan jumlah bit biner ‘1’
dalam setiap kelompok, bit parity dibedakan menjadi 2 jenis : Odd Parity Bit dan Even Parity
Bit. Odd Parity bit adalah bit tambahan yang diberikan untuk membuat jumlah bit ‘1’ pada
urutan data yang disertainya menjadi ganjil, sedangkan Even Parity Bit adalah bit tambahan
yang diberikan untuk membuat jumlah bit ‘1’ pada urutan data yang disertainya menjadi
genap. Diberikan contoh sebagai berikut :
Urutan data : 1011011
Urutan data + Odd Parity Bit : 10110110 Bit Parity
Urutan data + Even Parity Bit : 1 0 1 1 0 1 1 1 Bit Parity
PARITY GENERATOR & CHECKER
Parity Checker adalah rangkaian penge-cek nilai bit parity yang menyertai urutan data
yang diterima. Rangkaian Parity Checker berada di sisi terima (Receiver). Jenis bit parity
yang di-cek harus sesuai dengan jenis bit parity di sisi kirim, bisa Odd atau Even Parity. Jika
nilai cek setiap urutan data dan bit parity yang menyertainya adalah ‘0’, maka urutan data dan
bit parity tersebut benar. Jika bernilai ‘1’ berarti ada kesalahan. Blok diagram Parity
Generator dan Parity Checker ditunjukkan pada gambar 10-1.
Bit-bit data
A
B A
B
C
B C
B
D
C D
C
Parity Indikator
Parity
Generator Kesalahan
Bit Parity Checker
Gambar 10-1. Blok Diagram Parity Generator dan Checker
Untuk mendisain rangkaian Parity Generator, perlu ditentukan lebih dulu jumlah data
dalam setiap urutannya dan jenis bit parity yang akan digunakan. Sebagai contoh, akan dibuat
urutan data 3 bit biner, yang disertai 1 Even Parity Bit. Tabel Kebenaran dari rangkaian yang
akan dibuat ditunjukkan pada Tabel 10-1.
Tabel 10-1. Tabel Kebenaran urutan 3 bit data dan Output Even Parity Generator
INPUT OUTPUT
A B C P
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
Dari tabel di atas, selanjutnya didapatkan persamaan sebagai berikut :
P = A B C + A BC + AB C + ABC
= A ( B C + BC ) + A( B C + BC )
= A ( B ⊕ C ) + A( B ⊕ C )
= A ⊕ (B ⊕ C)
Rangkaiannya seperti ditunjukkan pada gambar 10-2.
B
C P
A
Gambar 10-2. Rangkaian Even Parity Generator 3 bit data
Untuk mendisain rangkaian Parity Checker perlu ditentukan lebih dulu jumlah data
dalam setiap urutannya dan jenis bit parity yang akan dikirim. Selanjutnya output akan diberi
nilai ‘0’ atau ‘1’ tergantung ada tidaknya kesalahan dalam satu urutan data. Tabel kebenaran
Parity Checker ditunjukkan pada Tabel 10-2.
Tabel 10-2. Tabel Kebenaran Even Parity Checker 3 bit data
INPUT OUTPUT
A B C P Ch
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Dari Tabel di atas, didapatkan persamaan sebagai berikut :

Ch = A B C P + A B CP + A BC P + A BCP + AB C P + AB CP + ABC P + ABCP
= A B (C P + CP ) + A B (C P + CP) + AB (C P + CP ) + AB(C P + CP )
= (C P + CP )( A B + AB) + (C P + CP )( A B + AB )
= (C ⊕ P)( A ⊕ B) + (C ⊕ P )( A ⊕ B)
= (C ⊕ P) ⊕ ( A ⊕ B)
Rangkaiannya ditunjukkan pada gambar 10-3.

A
B Ch
C
P
Gambar 10-3. Rangkaian Even Parity Checker 3 bit data
Rangkaian gabungan Parity Generator (di sisi kirim) dan Parity Checker (di sisi
terima) untuk 3 bit data, ditunjukkan pada gambar 10-4
Tx C
T Rx
C B R B
B C P A
P
A D B C
C B
Ch
D A
P P
Gambar 10-4. Rangkaian Gabungan Parity Generator dan Checker 3 bit data
2. DATA SCRAMBLING
Data scrambling merupakan proses pengacakan data yang menggunakan aplikasi
Parity Generator dan Checker. Prinsip kerja dari data scrambling ini sangat sederhana, yaitu
meletakkan bit-bit parity di sela-sela urutan data informasi yang dikirim. Nilai bit parity
adalah Ex-OR dari bit-bit data informasi pada posisi tertentu. Pada sisi terima, pengecekan
dilakukan dengan meng-Ex-OR kan bit-bit parity dan bit data informasinya. Jika hasil
pengecekan bernilai ‘0’ berarti urutan bit tersebut benar, jika ‘1’ berarti ada kesalahan di
posisi tertentu.
Diberikan urutan data 3 bit (D2D1D0), akan ditambahkan 2 bit parity di antara ketiga
bit tersebut, yaitu X1 dan X0, sehingga urutan data yang dikirim menjadi X1D2X0D1D0. Nilai
X1 adalah Ex-OR dari D2 dan D0, sedangkan nilai X0 adalah Ex-OR dari D1 dan D0 (Aturan
yang lebih detail dari nilai bit sisipan ini termuat pada pembahasan Hamming Code atau Error
Correction Code). Persamaan dari X1 dan X0 dinyatakan sebagai berikut :
X 1 = D2 ⊕ D0
X 0 = D1 ⊕ D0

Tabel hasil scrambling diberikan pada Tabel 10-3.
Tabel 10-3. Tabel Hasil Scrambling 3 bit data dan 2 bit sisipan
Data/bit X1 D2 X0 D1 D0
000 0 0 0 0 0
001 1 0 1 0 1
010 0 0 1 1 0
011 1 0 0 1 1
100 1 1 0 0 0
101 0 1 1 0 1
110 1 1 1 1 0
111 0 1 0 1 1
Pada sisi terima, nilai urutan data dan bit-bit sisipannya di Ex-OR kan untuk menge-
cek apakah urutan data tersebut benar atau salah. Persamaan untuk mendapatkan nilai hasil
penge-cek an adalah sebagai berikut :
Ch1 = X 1 ⊕ D2 ⊕ D0
Ch0 = X 0 ⊕ D1 ⊕ D0
Sehingga rangkaian lengkap Scrambler (di sisi kirim) dan Descrambler (di sisi terima) adalah
seperti pada gambar 10-5.
Data Scrambling
Tx Rx
D2 X1
D1 T D2 D2
D0
B X0
C D1 D1
P D0
D X1 D0
Ch1
X0
Ch0
Gambar 10-5. Rangkaian Lengkap Scrambler dan Descrambler 3 bit data
PROSEDUR:
1. Dengan menggunakan trainer ITF-02 atau DL-02, buat rangkaian Odd Parity Generator
2 bit data. Dapatkan Tabel Kebenarannya.
2. Masih dengan 2 bit data yang sama, tambahkan 1 input sebagai bit parity. Buat rangkaian
Odd Parity Checker. Dapatkan Tabel Kebenarannya.
3. Sambungkan dua bagian tadi (bagian Odd Parity Generator dan Odd Parity Checker).
Berikan output Parity bit dari Parity Generator sebagai bit input parity dari bagian Parity
Checker. Perhatikan, apa yang terjadi pada output Parity Checker ? Buat Tabel
Kebenarannya.
4. Dengan menggunakan trainer ITF-02 atau DL-02, buat rangkaian scrambler dan
descrambler seperti gambar 10-5. Karena jumlah gerbang Ex-OR pada masing-masing
trainer terbatas, lakukan untuk nilai X1 dulu, selanjutnya baru nilai X0. Buat Tabel
Kebenarannya.
TUGAS:
1. Disain rangkaian Odd Parity Generator dan Checker untuk urutan 4 bit data. Lengkapi
dengan Tabel Kebenaran dan persamaan untuk mendapatkan rangkaiannya.
2. Implementasikan metode Hamming Code (untuk urutan 4 bit data) dengan rangkaian
Scrambler dan Descrambler. Lengkapi dengan Tabel Kebenaran dan persamaan untuk
mendapatkan masing-masing bit sisipan dan kode pengecek kesalahan.

PERCOBAAN 9
DIGITAL TO ANALOG CONVERTER
9.1. TUJUAN :
• Menjelaskan proses perubahan dari sistim digital ke analog
• Membuat rangkaian DAC Binary-weighted
• Membuat rangkaian DAC R-2R Ladder
9.2. PERALATAN / KOMPONEN :

• Modul Digital Application Trainer (EFT-DTX-7) dari Labtech
9.3. TEORI :
9.3.1. Binary-weighted Digital-to-Analog Converter
Sebuah rangkaian Binary-weighted DAC dapat disusun dari beberapa Resistor dan
Operational Amplifier seperti gambar 9.1. Resistor 20 kΩ menjumlahkan arus yang
dihasilkan dari penutupan switch-switch D0 sampai D3. Resistor-resistor ini diberi skala
nilai sedemikian rupa sehingga memenuhi bobot biner (binary-weighted) dari arus yang
selanjutnya akan dijumlahkan oleh resistor 20 kΩ. Dengan menutup D0 menyebabkan
arus 50 μA mengalir melalui resistor 20 kΩ, menghasilkan tegangan 1 V pada Vout.
Penutupan masing-masing switch menyebabkan penggandaan nilai arus yang dihasilkan
dari switch sebelumnya. Nilai konversi dari kombinasi penutupan switch ditunjukkan
pada Tabel 9.1.
Percobaan 9. 43
Digital to Analog Converter
+5V
D3 D2 D1 D0
20 kΩ
12.5 kΩ 25 kΩ 50 kΩ 100 kΩ
_ Vout
+ 741
Gambar 9.1. Binary-weighted D/A Converter
Tabel 9.1. Konversi dari nilai digital ke nilai analog berdasarkan rangkaian gambar 9.1
D3 D2 D1 D0 Vout (-V)
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15
9.3.2. R/2R Ladder Digital-to-Analog Converter

Metode lain dari konversi Digital to Analog adalah R/2R Ladder. Metode ini
banyak digunakan dalam IC-IC DAC. Pada rangkaian R/2R Ladder, hanya dua nilai
resistor yang diperlukan, yang dapat diaplikasikan untuk IC DAC dengan resolusi 8,10
atau 12 bit. Rangkaian R/2R Ladder ditunjukkan pada gambar 9.2.
Percobaan 9. 44
VRef = +5V
D0 D1 D2 D3
R9
20 kΩ R1 20 kΩ R2 20 kΩ R3 20 kΩ R4 20 kΩ
R5 R6 R7 R8
_ Vout
20 kΩ 10 kΩ 10 kΩ 10 kΩ
+
Gambar 9.2. Rangkaian R/2R Ladder DAC
Prinsip kerja dari rangkaian R/2R Ladder adalah sebagai berikut : informasi
digital 4 bit masuk ke switch D0 sampai D3. Switch ini mempunyai kondisi “1” (sekitar 5
V) atau “0” (sekitar 0 V). Dengan pengaturan switch akan menyebabkan perubahan arus
yang mengalir melalui R9 sesuai dengan nilai ekivalen biner-nya Sebagai contoh, jika D0
= 0, D1 = 0, D2 = 0 dan D3 = 1, maka R1 akan paralel dengan R5 menghasilkan 10 kΩ.
Selanjutnya 10 kΩ ini seri dengan R6 = 10 kΩ menghasilkan 20 kΩ. 20 kΩ ini paralel
dengan R2 menghasilkan 10 kΩ, dan seterusnya sampai R7, R3 dan R8. Rangkaian
ekivalennya ditunjukkan pada gambar 9.3. Vout yang dihasilkan dari kombinasi switch ini
adalah -5V. Nilai kombinasi dan hasil konversinya ditunjukkan pada tabel 9.2.
+5V
5V
I= = 250 μA
D3 20kΩ
R4 R9
20 kΩ 20 kΩ
_ Vout = -(250 μAx20kΩ)= -5 V
20 kΩ
+
Gambar 9.3. Rangkaian ekivalen R/2R Ladder
Percobaan 9. 45
Tabel 9.2. Konversi dari nilai digital ke nilai analog berdasarkan rangkaian gambar 9.2
Vout
D3 D2 D1 D0 (V)
0 0 0 0 0.000
0 0 0 1 -0.625
0 0 1 0 -1.250
0 0 1 1 -1.875
0 1 0 0 -2.500
0 1 0 1 -3.125
0 1 1 0 -3.750
0 1 1 1 -4.375
1 0 0 0 -5.000
1 0 0 1 -5.625
1 0 1 0 -6.250
1 0 1 1 -6.875
1 1 0 0 -7.500
1 1 0 1 -8.125
1 1 1 0 -8.750
1 1 1 1 -9.375

9.4.1. Binary-weighted Digital-to-Analog Converter
1. Siapkan Base Station dari Electronic Training System. Sisipkan modul EFT-DTX-7.
Pastikan bahwa power dalam posisi OFF.
2. Hubungkan kabel AC ke sumber listrik, dan pastikan bahwa modul tersebut beroperasi
pada 220VA/50 Hz.
3. Buat rangkaian dengan menghubungkan bagian weighted-resistor ladder network
Converter dengan input-input digital (di sebelah kiri bawah) dan salah satu op-amp (IC
741). Selanjutnya hubungkan output dari op amp dengan oscilloscope.
4. Akurasi dari DAC tergantung dari resistor-resistor-nya. Atur masing-masing nilai
resistornya, berikan nilai Vin sebesar +5V.
5. Amati nilai Vout dari Op Amp saat diberikan input digital 4 bit yang bervariasi. Catat
hasilnya pada Tabel 9.3.
Percobaan 9. 46
Gambar 9.4. Konstruksi Weighted-Resistance Ladder Network Converter

pada Modul EFT-DTX-7
Tabel 9.3. Hasil Pengukuran Konversi Digital-to-Analog dengan metode Binary

weighted DAC
INPUT OUTPUT
Biner Analog
D3 D2 D1 D0 Vout (V)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Percobaan 9. 47
9.4.2. R/2R Ladder DAC

1. Masih menggunakan modul EFT-DTX-7, siapkan rangkaian bagian R/2R Ladder
Network Converter (lihat Gambar 9.5).
2. Sambungkan input-inputnya dengan input digital, outputnya disambungkan dengan Op
Amp. Selanjutnya output Op Amp dihubungkan dengan oscilloscope.
3. Untuk mendapatkan nilai dari parameter-parameter arus total (IT) dan tegangan output
(Vout) diberikan persamaan sebagai berikut :
I n = (VREF n / R)(1 / 2 N − n)
dimana :
N = jumlah total bit dari input-input biner
n = lokasi dari bit yang dicari (0,1,2,..,N-1)
VREF = tegangan referensi
R = nilai resistansi R dari R/2R
In = arus yang melewati switch / bit ke-n
Arus total yang melewati rangkaian R/2R diberikan sebagai :

I T = I 0 + I 1 + I 2 + ... + I N −1
Sedangkan tengan output dari rangkaian R/2R diberikan sebagai :
Vout = − I T xR f
dimana :
Rf = resistansi feedback dari Op Amp Inverting
4. Amati hasil keluaran oscilloscope terhadap perubahan nilai input digital. Catat hasilnya
pada Tabel 9.4.
5. Plot hasil tegangan output (Vout) sebagai fungsi dari fungsi biner (0000 sampai 1111)
dalam bentuk grafik.
Percobaan 9. 48
Gambar 9.5. Konstruksi Weighted-Resistance Ladder Network Converter

Tabel 9.4. Hasil Pengukuran Konversi Digital-to-Analog dengan metode R/2R Ladder
DAC
INPUT OUTPUT
Biner Analog
D3 D2 D1 D0 Vout (V)
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Percobaan 9. 49
9.5. TUGAS
1. Pada konversi DAC dengan metode Binary-weighted Ladder, jika resistor yang
tersedia diubah-ubah nilainya, apa pengaruhnya terhadap tegangan output ?
2. Pada konversi DAC dengan metode R-2R Ladder, jika VREF diubah dari +5V menjadi
+2V, berapa tegangan output yang dihasilkan jika :
D0=1, D1=0, D2=0, D3=1
D0=0, D1=1, D2=0, D3=1
D0=0, D1=0, D2=1, D3=1
Percobaan 9. 50
PERCOBAAN 11.
CODE CONVERTER DAN COMPARATOR
TUJUAN:
¾ Memahami prinsip kerja rangkaian Code Converter dan Comparator
¾ Mendisain beberapa jenis rangkaian Code Converter dan Comparator
PERALATAN:
2. Oscilloscope
TEORI:
1. CODE CONVERTER
Code Converter adalah rangkaian yang berfungsi untuk mengkonversikan dari satu
bentuk kode ke bentuk kode yang lain. Salah satu bentuk Code Converter adalah BCD (8421)
to Excess-3 Code.
BCD (Binary Coded Decimal) telah dijelaskan pada materi Elektronika Digital 1 pada
bagian Rangkaian Aritmetika, merupakan bentuk kode decimal yang di-biner kan dalam 4 bit.
Excess-3 Code yaitu kode BCD yang ditambah 3. Code Converter BCD (8421) to Execess-3
dapat digambarkan dalam blok seperti gambar 11-1.
BCD (8421) Code Excess-3

Code Converter Code
Gambar 11-1. Blok Diagram Code Converter BCD (8421) to Excess-3
Tabel Kebenaran yang menunjukkan proses konversi dari kode BCD (8421) menjadi kode
Excess-3 ditunjukkan pada Tabel 11-1.

Tabel 11-1. Tabel Konversi BCD (8421) to Excess-3 Code
Digit
Input BCD Output Excess-3
Desimal
A B C D W X Y Z
0 0 0 0 0 0 0 1 1
1 0 0 0 1 0 1 0 0
2 0 0 1 0 0 1 0 1
3 0 0 1 1 0 1 1 0
4 0 1 0 0 0 1 1 1
5 0 1 0 1 1 0 0 0
6 0 1 1 0 1 0 0 1
7 0 1 1 1 1 0 1 0
8 1 0 0 0 1 0 1 1
9 1 0 0 1 1 1 0 0
Dari Tabel di atas, selanjutnya dengan menggunakan K-Map didapatkan persamaan untuk
masing-masing outputnya sebagai berikut :
W = A + BC + BD = A + B(C + D)
X = BC + BD + BC D = B(C + D) + BC D
Y = CD + C D = C ⊕ D
Z=D
Berdasarkan persamaan yang didapat di atas, akan dihasilkan rangkaian seperti pada
gambar 11-2.
A W
B X
D Z
Gambar 11-2. Rangkaian Code Converter BCD (8421) to Excess-3

2. COMPARATOR
Sebuah rangkaian Comparator berfungsi membandingkan dua buah bilangan input. Jika
digunakan untuk membandingkan dua input dan kemudian menyatakan apakah kedua input
tersebut sama, lebih besar atau lebih kecil, maka rangkaian tersebut dinamakan Magnitude
Comparator.
Blok Diagram sebuah rangkaian Comparator dapat ditunjukkan pada gambar 11-3.
A1
A>B
A2
Comparator A=B
B1
B2 A<B
Gambar 11-3. Blok Diagram Rangkaian Comparator
Tabel 11-2. menunjukkan hubungan antara dua input yang dibandingkan (masing-masing
2 bit biner), dengan output-outputnya.
Tabel 11-2. Tabel Hubungan 2 Input dan Output pembandingnya
INPUT OUTPUT
(A) (B) (A<B) (A=B) (A>B)
A1 A2 B1 B2 L E G
0 0 0 0 0 1 0
0 0 0 1 1 0 0
0 0 1 0 1 0 0
0 0 1 1 1 0 0
0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 1 0 0
0 1 1 1 1 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 0 1 0
Dengan mengacu pada Tabel Kebenaran di atas, dan dengan bantuan K-Map akan
didapatkan persamaan untuk masing-masing outputnya sebagai berikut :

L = AC + A BD + BCD
G = AC + AB D + BC D
E = A BC D + ABC D + A BC D + ABCD
Dari persamaan di atas, dapat dibuat rangkaian seperti gambar 11-4.
A
7408
7432
7404 7421 L
7432
7421
B
7408
7404
7432
G
7421
C 7432
7421
7404
7421
D
7432
7421 E
7404 7432
7421
7432
7421
Gambar 11-4. Rangkaian Comparator
PROSEDUR :
1. PERCOBAAN CODE CONVERTER
1. Dengan menggunakan Trainer ITF-02 atau DL-02, buat rangkaian Code Converter BCD
(8421) to Excess-3 seperti gambar 11-2.
2. Setelah menyusun rangkaian, buatlah Tabel hasil pengamatan.
3. Bandingkan antara Tabel hasil pengamatan dengan Tabel 11-1.
4. Buat Tabel Kebenaran untuk Code Converter Binary to 2’s Complement.

5. Buat K-Map dan dapatkan persamaan logikanya. Dari persamaan logika yang didapatkan,
gambarkan rangkaiannya.
6. Rangkailah gambar rangkaian yang sudah dibuat pada Trainer ITF-02 atau DL-02.
Dapatkan Tabel Kebenarannya. Bandingkan hasilnya dengan Tabel Kebenaran awal
(langkah 4).
2. PERCOBAAN COMPARATOR
1. Buat Tabel Kebenaran untuk rangkaian Comparator yang membandingkan 2 buah
inputnya (masing-masing 2 bit biner), dengan aturan : Jika A < B maka outputnya 01. Jika
A = B maka outputnya 00. Jika A > B maka A > B maka outputnya 10.
2. Buat K-Map dan dapatkan persamaan logikanya.
3. Dari persamaan logika yang didapatkan, gambarkan rangkaiannya.
4. Rangkailah gambar rangkaian yang sudah dibuat pada Trainer ITF-02 atau DL-02.
Dapatkan kebenarannya. Bandingkan hasilnya dengan Tabel Kebenaran awal (langkah 1)
TUGAS:
1. Buat sebuah rangkaian kombinasional dengan dua input dan empat output, dimana nilai
decimal outputnya adalah pangkat dua dari nilai decimal inputnya. Dapatkan Tabel
Kebenarannya.
2. Buat rangkaian Binary to Gray Code. Lengkapi dengan Tabel Kebenaran dan
persamaannya.

PERCOBAAN 10
ANALOG TO DIGITAL CONVERTER
10.1. TUJUAN :
• Menjelaskan proses perubahan dari sistim analog ke digital
• Membuat rangkaian ADC dari IC ADC0804
10.2. PERALATAN / KOMPONEN :

• Modul Digital Application Trainer (EFT-DTX-7) dari Labtech
• IC ADC0804
10.3. TEORI :
10.3.3. Analog-to-Digital Converter (ADC0804)
Analog to Digital Converter (ADC) adalah sebuah piranti yang dirancang untuk
mengubah sinyal-sinyal analog menjadi bentuk sinyal digital. IC ADC 0804 dianggap
dapat memenuhi kebutuhan dari rangkaian yang akan dibuat. IC jenis ini bekerja secara
cermat dengan menambahkan sedikit komponen sesuai dengan spesifikasi yang harus
diberikan dan dapat mengkonversikan secara cepat suatu masukan tegangan. Hal-hal
yang juga perlu diperhatikan dalam penggunaan ADC ini adalah tegangan maksimum
yang dapat dikonversikan oleh ADC dari rangkaian pengkondisi sinyal, resolusi, pewaktu
eksternal ADC, tipe keluaran, ketepatan dan waktu konversinya.
Ada banyak cara yang dapat digunakan untuk mengubah sinyal analog menjadi
sinyal digital yang nilainya proposional. Jenis ADC yang biasa digunakan dalam
perancangan adalah jenis Successive Approximation Convertion (SAR) atau pendekatan
bertingkat yang memiliki waktu konversi jauh lebih singkat dan tidak tergantung pada
nilai masukan analognya atau sinyal yang akan diubah. Gambar 10.1. memperlihatkan
diagram blok ADC tersebut.
Percobaan 10. 51
Analog to Digital Converter
Gambar 10.1. Diagram Blok ADC
Secara singkat prinsip kerja dari konverter A/D adalah semua bit-bit diset
kemudian diuji, dan bilamana perlu sesuai dengan kondisi yang telah ditentukan. Dengan
rangkaian yang paling cepat, konversi akan diselesaikan sesudah 8 clock, dan keluaran
D/A merupakan nilai analog yang ekivalen dengan nilai register SAR.
Apabila konversi telah dilaksanakan, rangkaian kembali mengirim sinyal selesai
konversi yang berlogika rendah. Sisi turun sinyal ini akan menghasilkan data digital yang
ekivalen ke dalam register buffer. Dengan demikian, output digital akan tetap tersimpan
sekalipun akan dimulai siklus konversi yang baru.
Gambar 10.2. Konfigurasi pin IC ADC0804
IC ADC 0804 mempunyai dua input analog, Vin(+) dan Vin(-), sehingga dapat
menerima input diferensial. Input analog sebenarnya (Vin) sama dengan selisih antara
tegangan-tegangan yang dihubungkan dengan ke dua pin input yaitu Vin = Vin ( + ) − Vin ( − ) .
Kalau input analog berupa tegangan tunggal, tegangan ini harus dihubungkan dengan
Percobaan 10. 52
Vin (+), sedangkan Vin(-) di-groundkan. Untuk operasi normal, ADC 0804 menggunakan
Vcc = +5 Volt sebagai tegangan referensi. Dalam hal ini jangkauan input analog mulai
dari 0 Volt sampai 5 Volt (skala penuh), karena IC ini adalah SAC 8-bit, resolusinya akan
sama dengan
(n menyatakan jumlah bit output biner IC analog to digital converter)
IC ADC 0804 memiliki generator clock internal yang harus diaktifkan dengan
menghubungkan sebuah resistor eksternal (R) antara pin CLK OUT dan CLK IN serta
sebuah kapasitor eksternal (C) antara CLK IN dan ground digital. Frekuensi clock yang
diperoleh di pin CLK OUT sama dengan :
Untuk sinyal clock ini dapat juga digunakan sinyal eksternal yang dihubungkan ke
pin CLK IN. ADC 0804 memilik 8 output digital sehingga dapat langsung dihubungkan
dengan saluran data mikrokomputer. Input Chip Select (aktif LOW) digunakan untuk
mengaktifkan ADC 0804. Jika berlogika HIGH, ADC 0804 tidak aktif (disable) dan
semua output berada dalam keadaan impedansi tinggi. Input Write atau Start Convertion
digunakan untuk memulai proses konversi. Untuk itu harus diberi pulsa logika 0.
Sedangkan output interrupt atau end of convertion menyatakan akhir konversi. Pada saat
dimulai konversi, akan berubah ke logika 1. Di akhir konversi akan kembali ke logika 0.

1. Dengan menggunakan modul EFT-DTX-7, siapkan rangkaian bagian Fast 8 bit A to D
Converter (lihat Gambar 10.3).
2. Sambungkan bagian Vin(+) dari IC ADC ke variabel DC power supply (0-15V), set nilai
awal ke 0V, dan bagian Vin(-) dengan Ground.
3. Sambungkan 8 bit outputnya ke Logic Indicator. Ingat bagian MSB adalah yang di
sebelah kiri. Hubungkan ”Push Button” ke bagian push button dari modul.
Percobaan 10. 53
4. Nyalakan power supply.

5. Perlahan-lahan putar input variable DC power supply (Untuk ketelitian, dapat
diletakkan Digital multimeter sebelum input Vin).
6. Tekan switch push button sekali untuk memulai proses konversi. Amati perubahan
yang terjadi pada Logic Indicator.
7. Catat setiap perubahan yang dihasilkan pada Tabel 10.1.
Gambar 10.3. Konstruksi Fast 8 bit A to D Converter

Percobaan 10. 54
Tabel 10.1. Hasil Pengukuran KonversiAnalog-to-Digital dengan IC ADC0804

INPUT OUTPUT
Analog Digital
Vin (V) DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
10.5. TUGAS
1. Apa fungsi switch push button pada rangkaian ADC dengan IC ADC0804 ?
2. Dengan menggunakan Succesive Ramp ADC, dapatkan nilai 8 bit biner akhir dari
tegangan input 7.28 V dan Vref = 10 V.
Percobaan 10. 55
PERCOBAAN 12.
ENCODER
TUJUAN:
¾ Memahami prinsip kerja dari rangkaian Encoder
¾ Membedakan prinsip kerja rangkaian Encoder dan Priority Encoder
¾ Mendisain beberapa jenis rangkaian Encoder
PERALATAN:
1. Logic Circuit Trainer ITF-02 , DL-02 dan Wishmaker
2. Oscilloscope
TEORI:
Sebuah rangkaian Encoder menterjemahkan keaktifan salah satu inputnya menjadi
urutan bit-bit biner. Encoder terdiri dari beberapa input line, hanya salah satu dari input-input
tersebut diaktifkan pada waktu tertentu, yang selanjutnya akan menghasilkan kode output N-
bit. Gambar 12-1 menunjukkan blok diagram dari sebuah encoder.
I0 C
I1
Input I2 Encoder
B Kode output
line A N-bit
I7
Hanya salah satu bernilai HIGH

pada waktu tertentu
Gambar 12-1. Blok Diagram Encoder
Tabel Kebenaran dari Rangkaian Encoder 8x3 ditunjukkan pada Tabel 12-1.
Tabel 12-1. Tabel Kebenaran Encoder 8x3.
INPUT OUTPUT
I0 I1 I2 I3 I4 I5 I6 I7 A B C
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1

ENCODER
Berdasarkan output dari Tabel Kebenaran di atas, dibuat rangkaian encoder yang merupakan
aplikasi dari gerbang OR, seperti ditunjukkan pada gambar 12-2.
LSB
I0 B Output
I1 Kode 3 bit
I2
8 I3
input I4 A
line I5 MSB
I6
I7
Gambar 12-2. Rangkaian Encoder 8x3
2. PRIORITY ENCODER
Sebuah Priority Encoder adalah rangkaian Encoder yang mempunyai fungsi prioritas.
Operasi dari rangkaian Priority Encoder adalah sebagai berikut : Jika ada dua atau lebih input
bernilai “1” pada saat yang sama, maka input yang mempunyai prioritas tertinggi yang akan
diambil. Tabel Kebenaran Priority Encoder diberikan pada Tabel 12-2. Kondisi ‘x’ adalah
kondisi don’t care, yang menyatakan nilai input bisa “1” atau ‘0”. Input D3 mempunyai
prioritas tertinggi, sehingga bila input ini bernilai “1” maka output X dan Y keduanya akan
bernilai “1” (11 menyatakan biner dari 3). Input D2 mempunyai prioritas kedua, dengan
output X dan Y bernilai 10 menyatakan biner 2, dimana input D2 = “1” dan D3=”0”. Input D1
adalah prioritas ketiga dengan output X dan Y bernilai 01 menyatakan biner 1, dimana input
D1 =”1”, sedangkan D2= D3=”0”. Prioritas terendah adalah input D0, yang akan memberikan
output X dan Y = 00 (menyatakan biner 0), jika input D1 bernilai “1”, sedang ketiga input
lainnya bernilai “0”.

ENCODER
Tabel 12-2. Tabel Kebenaran Priority Encoder
INPUT OUTPUT
D3 D2 D1 D0 Q1 Q0 V
0 0 0 0 x x 0
0 0 0 1 0 0 1
0 0 1 x 0 1 1
0 1 x x 1 0 1
1 x x x 1 1 1
Dari Tabel Kebenaran di atas, kemudian dibuat K-Map seperti gambar 12-3 untuk
masing-masing output X, Y dan V (V adalah nilai output Validitas, yang akan bernilai “1”
jika satu atau lebih inputnya bernilai “1”, dan bernilai “0” jika tidak ada inputnya yang
bernilai “1”).
D1D0 D1D0
D3D2 00 01 11 10 D3D2 00 01 11 10
00 x 0 0 0 00 x 0 1 1
01 1 1 1 1 01
11 1 1 1 1 11 1 1 1 1
10 1 1 1 1 10 1 1 1 1
Q1 = D3 + D2 Q0 = D3 + D2 D1
D1D0
D3D2 00 01 11 10
00 0 1 1 1
01 1 1 1 1
11 1 1 1 1
10 1 1 1 1
V = D0 + D1 + D2 + D3
Gambar 12-3. K-Map untuk Rangkaian Priority Encoder

ENCODER
Rangkaian Priority Encoder ditunjukkan pada gambar 12-4.
D3
X
D2
D1
V
D0
Gambar 12-4. Rangkaian Priority Encoder

PROSEDUR :
1. Buat Rangkaian Encoder 8x3 seperti gambar 12-2. Tuliskan hasilnya pada Tabel
Kebenaran. Bandingkan Tabel Kebenaran yang anda buat dengan Tabel 12-1.
2. Buat Rangkaian Priority Encoder seperti gambar 12-4. Tuliskan hasilnya pada Tabel
3. Rangkailah IC 74148 (Priority Encoder 8x3) pada trainer Wishmaker. Perhatikan letak
pin-pinnya sesuai petunjuk datasheet. Buat Tabel Kebenaran sesuai dengan hasil
pengamatan.
DATASHEET IC 74148 (8-LINE TO 3-LINE PRIORITY ENCODER)
TUGAS :
1. Buat rangkaian Encoder 12x4 yang terdiri dari gerbang-gerbang logika saja. Dapatkan
Tabel Kebenarannya.
2. Buat rangkaian Priority Encoder dengan 3 input dan 2 output. Jelaskan cara mendisain
rangkaian tersebut (lengkapi Tabel Kebenaran, K-Map dan persamaan logika yang
didapatkan)

ENCODER
PERCOBAAN 13.
DECODER
TUJUAN:
¾ Memahami prinsip kerja dari rangkaian Decoder
¾ Membuat rangkaian Decoder dari gerbang logika
¾ Menjalankan fungsi IC Decoder
PERALATAN:
1. Logic Circuit Trainer ITF-02 dan Wishmaker
2. Oscilloscope
TEORI:
1. DECODER
Sebuah Decoder adalah rangkaian logika yang menerima input-input biner dan
mengaktifkan salah satu output-nya sesuai dengan urutan biner input-nya.
Blok Diagram dari rangkaian Decoder diberikan pada gambar 13-1.
A O0
B O1
N Decoder M
O2
input C output
O7
M= 2N
Hanya ada 1 output bernilai HIGH
kode input
Untuk setiap kode input
Gambar 13-1. Blok Diagram Decoder
Beberapa rangkaian Decoder yang sering dijumpai adalah decoder 3x8 ( 3 bit input
dan 8 output line), decoder 4x16, decoder BCD to Decimal (4 bit input dan 10 output line),
decoder BCD to 7 segment (4 bit input dan 8 output line).
Khusus untuk BCD to 7 segment mempunyai prinsip kerja yang berbeda dengan
decoder-decoder yang lain, di mana kombinasi dari setiap inputnya dapat mengaktifkan
beberapa output line-nya (bukan salah satu line).
Tabel Kebenaran sebuah Decoder 3 x 8 ditunjukkan pada Tabel 13-1
DECODER
Tabel 13-1. Tabel Kebenaran Decoder 3x8.

INPUT OUTPUT
A B C O0 O1 O2 O3 O4 O5 O6 O7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
Berdasarkan output dari Tabel Kebenaran di atas, dibuat rangkaian decoder yang
merupakan aplikasi dari gerbang AND, seperti ditunjukkan pada gambar 13-2.
C 0 Q0=A’B’C’
(LSB)
1 Q1=A’B’C
2 Q2=A’BC’
B 3 Q3=A’BC
4 Q4=AB’C’
A
(MSB) 5 Q5=AB’C
6 Q6=ABC’
7 Q7=ABC
Gambar 13-2. Rangkaian Decoder 3x8
Salah satu jenis IC Decoder adalah 74138. IC ini mempunyai 3 input biner dan 8
output, dimana nilai output adalah ‘1’ untuk salah satu dari ke 8 jenis kombinasi inputnya.
IC Decoder 3x8 ditunjukkan pada gambar 13-3.

DECODER
Gambar 13-3. IC Decoder 3x8 (74138)
PROSEDUR:
1. Buat Tabel Kebenaran untuk mendisain rangkaian Decoder 3x5. Rangkai di trainer.
Tuliskan hasilnya pada Tabel Kebenaran. Bandingkan Tabel Kebenaran yang anda
dapatkan dengan Tabel Kebenaran sebelum dirangkai.
2. Rangkailah IC 74138 (Decoder 3x8) pada trainer Wishmaker. Perhatikan letak pin-
pinnya sesuai petunjuk datasheet. Buat Tabel Kebenaran sesuai dengan hasil
pengamatan.
TUGAS:
Dengan menggunakan kombinasi gerbang-gerbang logika yang sudah anda kenal, buat
rangkaian Decoder BCD to 7-segment.

DECODER
PERCOBAAN 14.
MULTIPLEXER-DEMULTIPLEXER
TUJUAN:
¾ Memahami prinsip kerja dari rangkaian Multiplexer
¾ Memahami prinsip kerja dari rangkaian Demultiplexer
¾ Membuat rangkaian Multiplexer dan Demultiplexer dari gerbang logika
¾ Menjalankan fungsi IC Multiplexer
PERALATAN:
1. Logic Circuit Trainer ITF-02 dan Wishmaker
2. Oscilloscope
TEORI:
1. MULTIPLEXER
Sebuah Multiplexer adalah rangkaian logika yang menerima beberapa input data digital
dan menyeleksi salah satu dari input tersebut pada saat tertentu, untuk dikeluarkan pada sisi
output.
Seleksi data-data input dilakukan oleh selector line, yang juga merupakan input dari
multiplexer tersebut. Blok diagram sebuah multiplexer ditunjukkan pada gambar 14-1.
MULTIPLEXER
Output
Z
Data
Input
Select
input
Gambar 14-1. Blok Diagram Multiplexer
Jumlah data input maksimum pada multiplexer adalah 2jumlah Select line.
Tabel Kebenaran sebuah Multiplexer ditunjukkan pada Tabel 14-1.

Tabel 14-1. Tabel Kebenaran Multiplexer dengan 2 Select line
INPUT OUTPUT
S0 S1 D0 D1 D2 D3 X Ket
0 0 0 x x x 0
D0
0 0 1 x x x 1
0 1 x 0 x x 0
D1
0 1 x 1 x x 1
1 0 x x 0 x 0
D2
1 0 x x 1 x 1
1 1 x x x 0 0
D3
1 1 x x x 1 1
Rangkaian Multiplexer ditunjukkan pada gambar 14-2.
D3
D2
D1
D0
S0 S1
Gambar 14-2. Rangkaian Multiplexer 4x1
2. DEMULTIPLEXER
Sebuah Demultiplexer adalah rangkaian logika yang menerima satu input data dan
mendistribusikan input tersebut ke beberapa output yang tersedia.

Seleksi data-data input dilakukan oleh selector line, yang juga merupakan input dari
demultiplexer tersebut. Blok diagram sebuah demultiplexer ditunjukkan pada gambar 14-3.
DEMULTIPLEXER
Data Output
Input Z
Select
input
Gambar 14-3. Blok Diagram Demultiplexer
Tabel Kebenaran sebuah Demultiplexer ditunjukkan pada Tabel 14-2.

Tabel 14-2. Tabel Kebenaran Demultiplexer dengan 2 Select line
INPUT OUTPUT
S0 S1 Inp O0 O1 O2 O3
0 0 0 0 x x x
0 0 1 1 x x x
0 1 0 x 0 x x
0 1 1 x 1 x x
1 0 0 x x 0 x
1 0 1 x x 1 x
1 1 0 x x x 0
1 1 1 x x x 1

Rangkaian Demultiplexer ditunjukkan pada gambar 14-4.
O3
O2
Inp
O1
O0
S0 S1
Gambar 14-4. Rangkaian Demultiplexer 1x4
PROSEDUR:
1. Buat Rangkaian Multiplexer 4x1 seperti gambar 14-2. Tuliskan hasilnya pada Tabel
2. Buat Rangkaian Demultiplexer 1x4 seperti gambar 14-4. Tuliskan hasilnya pada Tabel
3. Rangkailah IC 74153 (Multiplexer 4x1) pada trainer Wishmaker. Perhatikan letak pin-
pinnya sesuai petunjuk datasheet. Buat Tabel Kebenaran sesuai dengan hasil
pengamatan.

DATASHEET IC 74153 (Dual 4-line to 1-line Data Selector/Multiplexers)
TUGAS:
Buat rangkaian Multiplexer yang dapat memilih output dari fungsi yang dinyatakan dalam
persamaan SOP : F (a, b, c, d ) = ∑ (0,2,5,8,11)


Modul Praktikum PDF

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Modul Praktikum PDF

Diunggah oleh

Hak Cipta:

Format Tersedia

PETUNJUK PRAKTIKUM ELEKTRONIKA DIGITAL 1

PERCOBAAN 1. PENGENALAN GERBANG LOGIKA DASAR

Gambar 1-1. Simbol Gerbang AND

Gambar 1-2. Simbol Gerbang OR

Gambar1-3. Simbol Gerbang NOT

Gambar 1-4. Simbol Gerbang NAND

Gambar 1-5. Simbol Gerbang NOR

Exclusive-OR dinyatakan dalam Y = A.B + A.B atau disederhanakan menjadi

Gambar 1-6. Simbol Gerbang Ex-OR

Tabel 1-1: Tabel Kebenaran dari beberapa elemen Logika :

Gambar 1-7. Rangkaian AND-4 input

Gambar 1-8. Rangkaian AND-OR-NOT

Buatlah rangkaian logika dan tabel kebenaran untuk persamaan-persamaan berikut :

Gambar 1.1. Rangkaian Digital

Salah satu contoh sederhana sebuah rangkaian sekuensial adalah rangkaian

Gambar 1.2. Rangkaian Umpan Balik NAND

Tabel Present/Next State

Tabel 1.1. Tabel PS/NS untuk rangkaian gambar 1.2.

Gambar 1.3. Ilustrasi state diagram

Gambar 1.4. State Diagram dari rangkaian gambar 3

1.4. PROSEDUR PERCOBAAN

2. Amati hasil yang terjadi. Catat pada Tabel PS/NS.

Gambar 1.6. Rangkaian sekuensial dengan 2 jenis gerbang

2. Sebuah rangkaian sekuensial ditunjukkan pada gambar 1.8.

Gambar 1.8. Rangkaian Sekuensial untuk tugas 2

PERCOBAAN 2. RANGKAIAN GERBANG LOGIKA DASAR

Gambar 2-1. Blok Dasar Rangkaian Gerbang Logika

Rangkaian logika merepresentasikan fungsi tertentu yang dapat dijabarkan

Bentuk persamaan di atas dapat direpresentasikan menjadi rangkaian logika seperti

Gambar 2-2. Rangkaian logika dari persamaan (2-1)

Tabel 2-1. Tabel Kebenaran Rangkaian Logika x = A B + A + B.C

A B C A.B A+B (A+B)C x

Selain dapat dijabarkan dalam bentuk persamaan logika, fungsi-fungsi logika

Gambar 2-3. Representasi Rangkaian Logika berdasarkan statement

Tabel 2-2. Tabel Kebenaran Rangkaian Logika gambar 2-3

Gambar 2-4. Rangkaian 1

2. Buatlah Tabel Kebenaran untuk rangkaian di atas. Tuliskan persamaan logikanya.

Gambar 2-5. Rangkaian 2

4. Jika diketahui sebuah persamaan : Y = ( AB ) + C + BC . Gambarkan rangkaian

1. Buatlah rangkaian logika dan tabel kebenaran untuk persamaan-persamaan berikut

2. Dari rangkaian-rangkaian berikut ini, bandingkan rangkaian mana saja yang

1) SR Flip-flop dari gerbang NOR

Gambar 2.1. SR Flip-flop dari gerbang NOR

Z (t + 2∆) = Z (t + ∆) + R(t + ∆) atau Z (t + 2∆) = S (t ) + Z (t ) + R(t + ∆)

Jika ∆ << 0 maka Z (t + ∆) = R (t ).[ S (t ) + Z (t )] Æ persamaan SR FF dengan NOR

Gambar 2.2. Bentuk lain SR Flip-flop dari gerbang NOR

2) SR Flip-flop dari gerbang NAND

Gambar 2.3. SR Flip-flop dari gerbang NAND

Tabel 2.2. Tabel PS / NS untuk SR Flip-flop dari gerbang NAND

Z (t + 2∆) = Z (t + ∆).S (t + ∆) atau Z (t + 2∆ ) = R (t ).Z (t ).S (t + ∆ )

Jika ∆ << 0 maka Z (t + ∆) = S (t ) + [ R (t ).Z (t )] Æ persamaan SR FF dengan NAND

Rangkaian SR Flip-flop yang lain ditunjukkan pada gambar 2.4.

2.3.2. SR Flip-Flop dengan Clock

Gambar 2.5. SR Flip-flop dari gerbang NOR dengan Clock

2.3.3. Analisa Rangkaian Sekuensial

3. Tentukan persamaan Next State untuk output masing-masing flip-flop yang

Z (t + ∆) = R (t ).[ S (t ) + Z (t )] Untuk SR Flip-flop dengan gerbang NOR

Gambar 2.6. Contoh Rangkaian Sekuensial dari SR-FF

2.3.4. Sintesa Rangkaian Sekuensial

Untuk melakukan proses sintesa rangkaian, ikuti langkah–langkah sebagai

3. Buat K-map untuk masing-masing input Flip-flop.

2.4. PROSEDUR PERCOBAAN

2.4.2. SR Flip-flop dengan Clock