Dioda

Dioda adalah komponen listrik yang berbeda dan berguna. Dioda digunakan dalam
berbagai aplikasi seperti berikut.

Konversi listrik AC dari garis 60Hz menjadi daya DC untuk radio, televisi,
mesin menjawab telepon, komputer, dan banyak perangkat elektronik lainnya.
Mengkonversi sinyal frekuensi radio menjadi sinyal terdengar di radio.

Berikut adalah tujuan untuk unit pelajaran.

Mengingat sirkuit dengan dioda,

o Dapat menggunakan sebuah model sederhana dioda untuk memprediksi
kapan arus mengalir melalui dioda, dan ketika itu tidak.
o Dapat menggunakan informasi tentang arus yang mengalir untuk
memprediksi perilaku lainnya di sirkuit.

Diode Properti

Dioda memiliki karakteristik sebagai berikut.

Dioda adalah perangkat terminal dua seperti resistor dan kapasitor. Mereka
tidak memiliki banyak terminal seperti transistor atau sirkuit terpadu.
Dalam dioda saat ini langsung berhubungan dengan tegangan, seperti di
resistor. Mereka tidak seperti kapasitor di mana saat ini terkait dengan
turunan waktu dari tegangan atau induktor di mana turunan dari saat ini
berkaitan dengan tegangan.
Dalam dioda saat ini tidak berhubungan linier terhadap tegangan, seperti di
resistor.
Dioda hanya mengkonsumsi daya. Mereka tidak menghasilkan listrik seperti
baterai. Mereka dikatakan perangkat pasif.
Dioda yang nonlinear, terminal dua, perangkat listrik pasif.

Secara umum, dioda cenderung memungkinkan aliran arus dalam satu arah, tetapi
cenderung menghambat aliran arus dalam arah yang berlawanan. Grafik di bawah ini
menunjukkan bagaimana saat ini dapat bergantung pada tegangan dioda.
Perhatikan hal berikut.

Ketika tegangan dioda adalah positif, banyak arus dapat mengalir begitu
tegangan menjadi cukup besar.
Ketika tegangan dioda adalah negatif, hampir tidak ada arus yang mengalir.

Simbol rangkaian untuk dioda dirancang untuk mengingatkan Anda bahwa arus
mudah melalui dioda dalam satu arah. Simbol rangkaian untuk dioda ditunjukkan di
bawah ini bersama-sama dengan konvensi umum untuk arus melalui dioda dan
tegangan dioda.

Berpikir Tentang Dioda

Dioda adalah penderita skizofrenia sedikit.

Kadang-kadang mereka membiarkan banyak aliran arus melalui mereka,

Kadang-kadang mereka mengizinkan hampir tidak ada aliran arus melalui
mereka.
Ini perilaku skizofrenia memberi kita cara untuk memikirkan apa yang terjadi di
sirkuit dioda banyak.

Kita akan mengadopsi model yang disederhanakan untuk dioda. Alih-alih kurva
tegangan-arus aktual untuk dioda ditampilkan dalam garis, tipis ringan merah,
melengkung di bawah ini, kita akan membayangkan bahwa dioda memiliki kurva
tegangan-saat ini ditunjukkan dalam, garis-garis tebal merah gelap di bawah ini.

Kurva tegangan-arus perkiraan memberi kita salah satu cara untuk menganalisis
sirkuit yang mengandung dioda, dan untuk menjelaskan perilaku skizofrenia mereka.

Ketika arus mengalir, model perkiraan memprediksi tidak ada tegangan dioda.
Dalam situasi ini, kita mengatakan bahwa dioda adalah ON.
Ketika tegangan dioda adalah negatif, model perkiraan memprediksi ada arus
yang mengalir melalui dioda. Dalam situasi ini, kita mengatakan bahwa dioda
adalah OFF.

Sekarang, pertimbangkan model semacam ini disederhanakan untuk dioda.

Ketika dioda ON, ia tidak memiliki tegangan di atasnya sehingga bertindak

seperti sebuah sirkuit pendek! Ketika dioda ON, arus melalui dioda adalah
positif, dan tegangan dioda adalah nol.
Ketika dioda OFF, saat ini adalah nol, sehingga bertindak seperti sebuah
sirkuit terbuka! Ketika dioda OFF, tegangan melintasi dioda negatif, dan arus
melalui dioda adalah nol.
Jadi, ini model ideal untuk dioda ini kadang-kadang rangkaian terbuka, dan somtimes
sirkuit tertutup - benar skizofrenia! Ini model untuk dioda ini sering disebut
sebagai model dioda ideal.

Menggunakan Dioda

Sekarang, mari kita periksa rangkaian dioda sederhana. Ingat apa yang kita ketahui
tentang dioda ideal. Kita akan mengasumsikan bahwa dioda ideal demi argumen.

Ketika dioda ON, ia tidak memiliki tegangan di atasnya sehingga bertindak

seperti sebuah sirkuit pendek!
Ketika dioda OFF, saat ini adalah nol, sehingga bertindak seperti sebuah
sirkuit terbuka!

Sekarang, mari kita lihat rangkaian dioda sederhana.

Ini hanya dioda dan resistor operasi pada tegangan masukan. Kami ingin menentukan
bagaimana tegangan output tergantung pada tegangan input. Kita tahu sesuatu
tentang sirkuit.

Ketika dioda ON, tegangan itu adalah nol karena bertindak seperti sebuah
sirkuit pendek.
Ketika dioda OFF, arus melalui itu adalah nol karena itu bertindak seperti
sebuah sirkuit terbuka.
Kami memiliki satu atau yang lain dari dua situasi. Tidak bisa dua arah, dan
telah menjadi salah satu atau yang lain. Itu memberi kita sebuah strategi
yang akan membiarkan penggunaan mencari tahu apa yang terjadi di sirkuit
dengan dioda.

Kita dapat mulai untuk mencari tahu apa yang terjadi di sirkuit ini dengan
memeriksa apa yang terjadi di sirkuit dalam dua situasi.
 Kita bisa berasumsi bahwa dioda adalah ON dan periksa apakah asumsi yang
konsisten dengan apa lagi kita tahu - KCL, KVL dan dioda.
Kita bisa berasumsi bahwa dioda adalah OFF dan periksa apakah asumsi yang
konsisten dengan apa lagi kita tahu - KCL, KVL dan dioda.
Kami menggunakan metode kontradiksi untuk memecahkan masalah ini. Klik di
sini untuk catatan singkat pada metode kontradiksi.

Mari kita berasumsi bahwa dioda adalah ON. Jika diode adalah ON, maka, kita
dapat menganggapnya jadi hubungan pendek. Berikut adalah sirkuit dengan diode
dan simbol untuk tegangan dan arus dioda.

Kami telah mengganti dioda dengan sirkuit pendek di bawah ini.

Karena itu sekarang hubungan pendek, Vd harus nol. Mari kita berpikir dengan
jernih.

Dioda adalah ON dan tegangan itu adalah nol.

Arus melalui dioda, Id, harus postive. Hal ini tidak bisa menjadi negatif. Arus
melalui dioda tidak pernah bisa menjadi negatif.
Arus melalui dioda, Id, adalah V di / R, (menggunakan Hukum Ohm) sehingga
Anda tidak dapat memiliki tegangan input negatif.
 Itu berarti bahwa asumsi kita bahwa dioda adalah ON harus palsu untuk
tegangan input negatif.
o Dioda ON untuk V di> 0.
o Dioda adalah OFF untuk V di <0.

Mari kita asumsikan dioda adalah OFF. Kemudian, dioda dapat digantikan oleh
rangkaian terbuka. Berikut adalah rangkaian ekuivalen.

Dioda adalah OFF dan arus melalui itu adalah nol.

Tegangan pada dioda, V d, harus negatif. Hal ini tidak bisa menjadi positif.
Tegangan pada dioda, V d, hanya V dalam, (menggunakan KVL) sehingga Anda
tidak dapat memiliki tegangan input positif.
Sebuah tegangan input positif adalah tidak konsisten dengan asumsi dioda
adalah OFF.
o Dioda adalah OFF untuk V di <0.
o Dioda ON untuk V di> 0.

Semua hal di atas adalah konsisten. Kami telah memeriksa semua kemungkinan dioda
(ON dan OFF) dan apa yang kita dapatkan adalah konsisten sehingga kita harus
memiliki prediksi yang baik tentang bagaimana dioda bekerja di sirkuit ini.

Apa yang bisa kita simpulkan di sini?

Jika tegangan input positif, arus mengalir melalui dioda, dan tegangan output
sama dengan tegangan masukan.
Jika tegangan input negatif, tidak ada arus yang mengalir melalui dioda, dan
tegangan output adalah nol.

Bagaimana Jika Circuit Apakah Lebih Complex?

Jika sirkuit yang lebih kompleks, maka kita masih perlu ingat bahwa setiap dioda
dapat ON atau bisa juga OFF. Berikut adalah rangkaian dengan dua dioda.

Ada empat kombinasi menyatakan dioda yang dapat terjadi di sirkuit ini. Mari kita
memeriksa semua empat kemungkinan. Berikut ini adalah empat kombinasi dengan
setiap dioda digantikan oleh salah satu sirkuit pendek atau sirkuit terbuka,
tergantung pada apakah kita asumsikan dioda ON atau OFF.

D1 OFF, D2 OFF

D1 OFF, D2 ON
 D1 ON, OFF D2

D1 ON, D2 ON

Untuk menentukan bagaimana rangkaian ini bekerja, Anda harus memeriksa setiap
kemungkinan. Kami akan mulai dengan kasus pertama. Dalam situasi ini, kita memiliki:

D1 OFF, D2 OFF

Dalam kasus ini, kedua dioda OFF.

Karena kedua dioda OFF, tidak ada arus meskipun dioda baik. Akibatnya,
tidak ada arus melalui resistor dan V out = 0.
 Jika V out = 0, kita memiliki informasi yang cukup untuk menghitung tegangan
di setiap dioda dengan asumsi bahwa kita mengetahui tegangan masukan.
Kita dapat menulis KVL sekitar baik dari dua loop, dan setiap loop akan berisi
hanya satu dioda.
o Sekitar loop pertama yang kita miliki:
 D1 V = V 1 - V out = V 1
 Karena tegangan dioda harus negatif ketika tidak ada arus
melalui dioda kita harus memiliki V 1 <0.
Sekitar loop kedua kita miliki:
o V D2 = V 2 - V out = V 2
o Karena tegangan dioda harus negatif ketika tidak ada arus melalui
dioda kita harus memiliki V 2 <0.
Kami menyimpulkan:
o V out = 0 ketika V 1 <0 dan V 2 <0.
o Dengan kata, tegangan output adalah nol ketika kedua tegangan
masukan negatif.

Sekarang, pertimbangkan kasus kedua. Berikut adalah rangkaian ekivalen untuk

kasus kedua

D1 OFF, D2 ON

Karena D 2 adalah ON, telah digantikan oleh arus pendek, dan yang membuat
V out = V 2.
Jika D 2 adalah ON, arus harus positif, dan itu akan terjadi hanya jika V 2> 0.
Jika V out = V 2, kita memiliki informasi yang cukup untuk menghitung tegangan
pada D 1.
Kita dapat menulis KVL sekitar loop yang berisi resistor dan D 1 Sekitar
lingkaran yang kita miliki.:
o D1 V = V 1 - V out = V 1 - V 2
 o Karena tegangan pada dioda yang OFF harus negatif, kita harus
memiliki V 1 <V 2.
o Dalam kata-kata, ketika V 2 adalah positif dan kami memiliki V 1 <V 2,
output akan V 2.

Sekarang, memeriksa kasus ketiga.

D1 ON, OFF D2

Kasus ini persis sama dengan kasus kedua kecuali bahwa dua dioda dibalik. Argumen
yang sama kita gunakan untuk kasus kedua bekerja di sini dengan 1s dan 2s
dipertukarkan, jadi kami menyimpulkan:

Dalam kata-kata, ketika V 1 adalah positif dan kami memiliki V 2 <V 1, output
akan V 1.

Akhirnya, kita sampai kasus terakhir.

D1 ON, D2 ON

Karena kedua dioda ON, kedua dioda telah digantikan oleh sirkuit pendek.
Tegangan output, V keluar, sama dengan baik V 1 dan V 2.
Satu-satunya cara yang bisa terjadi adalah jika kita memiliki, V = V out 1 = V 2.
 Dalam kata-kata, ketika kedua tegangan input adalah sama, itulah yang
tegangan output menjadi.

Kita dapat meringkas apa yang terjadi di sirkuit ini dengan pernyataan sederhana.

Mengingat rangkaian dioda: \ bawah, dan dengan asumsi bahwa dioda yang
ideal,

o Ketika kedua tegangan masukan negatif output adalah nol.

o Ketika salah satu atau kedua tegangan masukan yang positif, tegangan
output sama dengan lebih dari dua tegangan masukan.

Bagaimana Jika I Want A Model Diode Lebih Baik?

Kami telah beroperasi pada asumsi bahwa dioda semua bertindak seperti model
ideal kita yang tidak memiliki drop tegangan dalam arah maju - saat arus mengalir.
Model yang ideal, dan kurva tegangan-arus teoritis ditunjukkan di bawah ini.
Ini adalah model yang kita telah bekerja dengan. A lebih baik - tapi masih tidak
model yang tepat - ditampilkan di bawah. Anda dapat melihat model dengan mengklik
tombol merah kecil di bagian kanan bawah grafik.

Ini, baru dan lebih baik - tapi tidak sempurna - Model dapat dimodelkan dalam
bentuk model pertama kami digunakan - dioda ideal. (Ini bukan model yang sempurna
dari dioda karena - seperti yang Anda lihat - dua garis lurus tidak model "sudut"
dalam kurva untuk kesempurnaan.) Sebuah model sirkuit yang memberikan kurva
saat ini baik tegangan ditunjukkan di bawah ini - dalam Garis putus-putus di sekitar
model rangkaian.
Dioda dalam model ideal, dalam arti bahwa ia tidak memiliki penurunan maju di
atasnya ketika arus mengalir melalui itu. Sumber dalam seri dengan dioda ideal
berfungsi untuk menjelaskan drop tegangan maju - diasumsikan konstan dalam
model ini. Perhatikan bahwa sumber tegangan ditambahkan berfungsi untuk melawan
aliran curent sampai tegangan diterapkan pada dioda melebihi ambang tegangan, V,.
Dalam model di atas, tegangan ambang batas 0.8V.

Masih ada model yang lebih baik untuk dioda. Dioda memiliki kapasitansi nonlinear
yang terkait dengannya, misalnya. Anda mungkin ingin model yang lebih rinci untuk
dioda jika Anda menggunakan program simulasi dan Anda ingin hasil yang akan sama
persis seperti mungkin. Ada banyak efek lain yang dapat dimodelkan. Namun, itu
topik untuk pelajaran lain, hari lain. Itu saja untuk pelajaran ini.

Namun, sebelum Anda meninggalkan pelajaran ini, yakinlah bahwa model kita miliki
sekarang, dan bahkan model dioda ideal sering dapat digunakan untuk memprediksi
kinerja sirkuit dengan dioda, dan mereka dapat membantu Anda memahami sirkuit
tersebut.
Flip-flop (elektronik)
Dari Wikipedia, ensiklopedia bebas
Langsung ke: navigasi , cari

Sebuah latch SR, dibangun dari sepasang cross-coupled NOR gerbang . Merah dan hitam berarti
logis '1 'dan '0', masing-masing.

Dalam elektronik , sebuah flip-flop atau latch adalah sirkuit yang memiliki dua negara yang
stabil dan dapat digunakan untuk menyimpan informasi negara. Rangkaian dapat dibuat untuk
mengubah keadaan oleh sinyal diterapkan pada satu atau lebih input kontrol dan akan memiliki
satu atau dua output. Ini adalah elemen dasar dalam penyimpanan logika sekuensial . Sandal jepit
dan kait adalah blok bangunan dasar dari elektronik digital sistem yang digunakan dalam
komputer, komunikasi, dan jenis lain dari sistem.

Sandal jepit dan kait digunakan sebagai elemen penyimpanan data. Seperti penyimpanan data
dapat digunakan untuk penyimpanan negara , dan seperti sirkuit digambarkan sebagai logika
sekuensial . Ketika digunakan dalam mesin finite-state , output dan negara selanjutnya tidak
hanya tergantung pada masukan saat ini, tetapi juga pada kondisi saat ini (dan karenanya,
masukan sebelumnya). Hal ini juga dapat digunakan untuk menghitung pulsa, dan untuk
sinkronisasi sinyal masukan variabel-waktunya untuk beberapa waktu sinyal referensi.

Sandal jepit dapat berupa sederhana (transparan atau buram) atau clock (sinkron atau tepi-
dipicu), yang sederhana yang biasa disebut kait. [1] Kait Kata ini terutama digunakan untuk
elemen penyimpanan, sedangkan perangkat clock digambarkan sebagai sandal jepit. [2]

Isi
1 Sejarah
2 Implementasi
3 Flip-flop tipe
o 3.1 set ulang-Simple kait
 3.1.1 SR NOR latch
 3.1.2 SR NAND latch
 3.1.3 JK latch
o 3.2 Gated kait dan kondisional transparansi
  3.2.1 Gated SR latch
 3.2.2 latch D Gated
 3.2.3 Earle latch
o 3,3 D flip-flop
 3.3.1 Klasik positif-edge-triggered D flip-flop
 3.3.2 Guru-budak tepi-dipicu D flip-flop
 3.3.3 Ujung-dipicu dinamis D penyimpanan elemen
o 3,4 T flip-flop
o 3,5 JK flip-flop
4 Metastabilitas
5 Waktu pertimbangan
o 5.1 Setup, terus, pemulihan, penghapusan kali
o 5.2 Propagasi delay
6 Generalisasi
7 Lihat juga
8 Referensi

Sejarah
Flip-flop skema dari Eccles dan Jordan paten yang diajukan 1918, yang ditarik sebagai riam
amplifier dengan jalur umpan balik yang positif, dan lainnya sebagai pasangan cross-coupled
simetris

Yang pertama flip-flop elektronik diciptakan pada 1918 oleh William Eccles dan FW Jordan . [3]
[4]
Pada awalnya disebut sirkuit memicu Eccles-Jordan dan terdiri dari dua elemen aktif ( tabung
vakum ). [5] sirkuit tersebut dan versi mereka transistorized yang umum di komputer bahkan
setelah pengenalan sirkuit terpadu , meskipun sandal jepit yang terbuat dari gerbang logika juga
umum sekarang. [6] [7]

Awal sandal jepit yang dikenal dengan berbagai sebagai sirkuit pemicu atau multivibrators .
Multivibrator adalah sebuah sirkuit dua-negara, mereka datang dalam beberapa varietas,
berdasarkan apakah setiap negara stabil atau tidak: suatu multivibrator astabil tidak stabil di
negara kedua, sehingga bertindak sebagai osilator relaksasi, sebuah multivibrator monostable
membuat pulsa sementara dalam keadaan tidak stabil, kemudian kembali ke keadaan stabil, dan
dikenal sebagai tembakan satu-, sebuah multivibrator bistable memiliki dua negara yang stabil,
dan ini adalah salah satu biasanya dikenal sebagai flip-flop. Namun, terminologi ini telah agak
variabel, historis. Sebagai contoh:

1942 - multivibrator astabil menyiratkan: "Rangkaian multivibrator (Gbr. 7-6) agak mirip
dengan rangkaian flip-flop, tapi kopling dari anoda dari satu katup ke jaringan yang lain
adalah dengan kondensor saja, sehingga kopling tidak dipertahankan dalam kondisi
mapan ". [8]
1942 - multivibrator sebagai rangkaian flip-flop tertentu: "sirkuit tersebut dikenal sebagai
'pemicu' atau sirkuit 'flip-flop' dan penting yang sangat besar paling awal dan paling
dikenal dari sirkuit ini adalah multivibrator tersebut.." [9]
1943 - flip-flop sebagai satu-shot generator pulsa: "Perlu dicatat bahwa perbedaan
penting antara flip-flop dua-katup dan multivibrator adalah bahwa flip-flop memiliki
salah satu katup bias cutoff." [10 ]
1949 - monostable sebagai flip-flop: "multivibrators monostabil juga telah disebut 'sandal
jepit'." [11]
1949 - monostable sebagai flip-flop: "... flip-flop adalah multivibrator monostable
multivibrator biasa dan merupakan multivibrator astable." [12]

Menurut PL Lindley, seorang JPL insinyur, flip-flop tipe dibahas di bawah (RS, D, T, JK)
pertama kali dibahas dalam tahun 1954 UCLA kursus desain komputer oleh Montgomery
Phister, dan kemudian muncul dalam buku Desain Logical nya Digital Komputer. [13] [14] Lindley
pada waktu itu bekerja di Hughes Aircraft bawah Dr Eldred Nelson, yang telah menciptakan
istilah untuk JK flip-flop yang mengubah negara ketika kedua input berada di. Nama-nama lain
yang diciptakan oleh Phister. Mereka sedikit berbeda dari beberapa definisi yang diberikan di
bawah ini. Lindley menjelaskan bahwa ia mendengar cerita tentang JK flip-flop dari Dr Eldred
Nelson, yang bertanggung jawab untuk coining istilah saat bekerja di Hughes Aircraft . Sandal
jepit digunakan pada Hughes pada waktu itu semua jenis yang kemudian dikenal sebagai JK.
Dalam merancang suatu sistem yang logis, Dr Nelson ditugaskan surat untuk flip-flop input
sebagai berikut: # 1: A & B, # 2: C & D, # 3: E & F, # 4: G & H, # 5: J & K. Nelson
menggunakan notasi "j-masukan" dan "k-masukan" dalam aplikasi paten yang diajukan pada
tahun 1953. [15]

Implementasi

Sebuah sirkuit tradisional latch berdasarkan junction transistor bipolar

Sandal jepit dapat berupa sederhana (transparan atau asynchronous) atau clock (sinkron),. Yang
transparan yang biasa disebut kait [1] . Kait Kata ini terutama digunakan untuk elemen
penyimpanan, sedangkan perangkat clock digambarkan sebagai sandal jepit [ 2]

Sederhana sandal jepit dapat dibangun di sekitar sepasang lintas ditambah unsur pembalik:
tabung vakum , transistor bipolar , transistor efek medan , inverter , dan pembalik gerbang logika
semuanya telah digunakan dalam rangkaian praktis. Perangkat clock secara khusus dirancang
untuk sistem sinkron, perangkat tersebut mengabaikan masukan mereka kecuali pada transisi dari
sinyal clock khusus (dikenal sebagai clocking, berdenyut, atau nyala). Clocking menyebabkan
flip-flop baik untuk mengubah atau mempertahankan sinyal output berdasarkan nilai-nilai sinyal
masukan pada transisi. Beberapa sandal jepit keluaran perubahan pada meningkatnya tepi dari
jam, yang lain di tepi jatuh.

Sejak tahap penguatan dasar yang pembalik, dua tahap dapat dihubungkan secara berurutan
(sebagai kaskade) untuk membentuk penguat non-pembalik dibutuhkan. Dalam konfigurasi ini,
masing-masing penguat dapat dianggap sebagai jaringan umpan balik aktif pembalik untuk
penguat pembalik lainnya. Dengan demikian dua tahap yang terhubung dalam sebuah loop non-
pembalik meskipun diagram rangkaian biasanya digambarkan sebagai sepasang lintas-coupled
simetris (kedua gambar pada awalnya diperkenalkan dalam paten Eccles-Jordan).

Flip-flop tipe
Sandal jepit dapat dibagi menjadi jenis umum: SR ("set-reset"), D ("data" atau "delay" [16] ), T
("beralih"), dan jenis JK adalah orang-orang umum. Perilaku jenis tertentu dapat digambarkan
oleh apa yang disebut persamaan karakteristik, yang berasal "selanjutnya" (yaitu, setelah pulsa
clock berikutnya) output, , Dalam hal sinyal input (s) dan / atau arus keluaran, .
set ulang-Simple kait

SR latch NOR

Sebuah latch SR, dibangun dari sepasang cross-coupled NOR gerbang (gambar animasi). Merah
dan hitam berarti logis '1 'dan '0', masing-masing.

Bila menggunakan gerbang statis sebagai blok bangunan, kait yang paling mendasar adalah latch
SR yang sederhana, di mana S dan R berdiri untuk set dan reset. Hal ini dapat dibangun dari
sepasang cross-coupled NOR gerbang logika . Bit disimpan hadir pada output ditandai Q.

Sementara S dan R input keduanya rendah, umpan balik mempertahankan output Q dan Q dalam
keadaan konstan, dengan Q komplemen dari Q. Jika S (Set) yang berdenyut tinggi sementara R
(Reset) diadakan rendah, maka output Q dipaksa tinggi, dan tetap tinggi ketika S kembali ke
rendah, sama, jika R berdenyut tinggi sementara S diadakan rendah, maka output Q dipaksa
rendah, dan tetap rendah bila R kembali ke rendah.

SR latch operasi [17]

Tabel Karakter Eksitasi table
S R Q berikutnya Tindakan Q Q berikutnya S R
00 Q tahan negara 0 0 0 x
01 0 ulang 0 1 1 0
10 1 mengatur 1 0 0 1
11 X tidak diperbolehkan 1 1 X0

The R = S = 1 kombinasi disebut kombinasi dibatasi atau dilarang karena keadaan, karena
keduanya NOR gerbang kemudian nol output, rusak persamaan logis Q = Q tidak. Kombinasi
ini juga patut di sirkuit di mana kedua input dapat pergi rendah secara bersamaan (yaitu transisi
dari dibatasi untuk menjaga). Outputnya akan mengunci pada 1 atau 0 tergantung pada
hubungan propagasi waktu antara gerbang (a race condition ). Dalam implementasi tertentu, bisa
juga menyebabkan lebih lama ringings (teredam osilasi ) sebelum output mengendap, dan
dengan demikian menghasilkan nilai yang belum ditentukan (kesalahan) dalam frekuensi tinggi
sirkuit digital. Meskipun kondisi ini biasanya dihindari, dapat berguna dalam beberapa aplikasi.
Untuk mengatasi kombinasi terbatas, seseorang dapat menambahkan gerbang ke masukan yang
akan dikonversi (S, R) = (1,1) ke salah satu non-terbatas kombinasi. Itu bisa:

Q = 1 (1,0) - disebut sebagai kait S-

Q = 0 (0,1) - disebut sebagai kait-R
Menjaga negara (0,0) - disebut sebagai kait E-

Atau, kombinasi terbatas dapat dibuat untuk beralih output. Hasilnya adalah latch JK .

Karakteristik: Q + = + R'Q'S R atau Q + = R'Q + S. [18]

SR NAND latch

Sebuah latch SR

Ini adalah model alternatif dari SR latch sederhana yang dibangun dengan NAND (tidak DAN )
gerbang logika Set dan reset sekarang menjadi sinyal aktif rendah, dilambangkan S dan R
masing-masing.. Jika tidak, operasi identik dengan SR latch. Secara historis, SR-kait telah
dominan meskipun ketidaknyamanan notasi dari aktif-rendah input. [ rujukan? ]

SR latch operasi
SR Tindakan
0 0 Dibatasi Kombinasi
01 Q=1
10 Q=0 Simbol untuk latch NAND SR
1 1 Tidak ada Perubahan

JK latch

Kait JK jauh lebih sedikit digunakan dibandingkan dengan JK flip-flop . Kait JK mengikuti tabel
negara berikut:

JK latch tabel kebenaran

J K Q berikutnya Komentar
00 Q Tidak ada perubahan
01 0 Atur ulang
10 1 Mengatur
11 Q Beralih

Oleh karena itu, kait JK adalah latch SR yang dibuat untuk beralih output ketika melewati
kombinasi terbatas 11. Berbeda dengan JK flip-flop, 11 masukan kombinasi untuk latch SR tidak
berguna karena tidak ada jam yang mengarahkan Toggling. [19]

Gated kait dan kondisional transparansi

Kait dirancang untuk menjadi transparan Artinya, perubahan sinyal masukan langsung
menyebabkan perubahan dalam output,. Ketika beberapa transparan kait mengikuti satu sama
lain, dengan menggunakan sinyal clock yang sama, sinyal dapat merambat melalui semuanya
sekaligus. Atau, logika tambahan dapat ditambahkan ke latch transparan sederhana untuk
membuat non-transparan atau buram ketika input lain (sebuah "enable" input) tidak
menegaskan. Dengan mengikuti kait transparan-tinggi dengan kait transparan-rendah (atau
buram-tinggi), master-slave flip-flop diimplementasikan.

latch Gated SR

Sebuah latch SR diagram sirkuit gated dibangun dari gerbang NOR.

Sebuah latch SR sinkron (kadang-kadang clock SR flip-flop) dapat dibuat dengan menambahkan
tingkat kedua dari gerbang NAND ke latch SR terbalik (atau tingkat kedua DAN gerbang ke
latch SR langsung). Gerbang ekstra lanjut membalikkan input sehingga latch SR sederhana
menjadi latch SR gated (dan latch SR yang sederhana akan berubah menjadi latch SR terjaga
keamanannya dengan memungkinkan terbalik).

Dengan E tinggi (memungkinkan true), sinyal dapat melewati gerbang masukan ke kait
encapsulated, kombinasi sinyal semua kecuali (0,0) = terus kemudian segera mereproduksi pada
output (Q, Q), yaitu kait transparan .

Dengan E rendah (memungkinkan palsu) latch ditutup (buram) dan tetap di negara itu
meninggalkan E terakhir kali adalah tinggi.

Input enable kadang-kadang sinyal clock , tetapi lebih sering membaca atau menulis strobo.
 Gated SR latch operasi

E/C Tindakan

0 Tidak ada tindakan (menjaga negara)

Simbol untuk SR latch gated
1 Sama seperti non-clock SR latch

Gated D latch

Sebuah latch D-jenis transparan didasarkan pada kait NAND SR

Sebuah latch D gated didasarkan pada SR NOR latch

Latch ini memanfaatkan fakta bahwa, dalam dua kombinasi masukan aktif (01 dan 10) dari latch
SR terjaga keamanannya, R adalah komplemen dari S. Tahap NAND masukan mengkonversi
dua D masukan negara (0 dan 1) tersebut dua input kombinasi untuk latch SR berikutnya dengan
membalik sinyal input data. Keadaan rendah dari sinyal memungkinkan menghasilkan aktif "11"
Kombinasi. Jadi D latch-gated dapat dianggap sebagai satu-latch masukan SR sinkron.
Konfigurasi ini mencegah penerapan kombinasi masukan terbatas. Hal ini juga dikenal sebagai
latch transparan, latch data, atau latch cukup terjaga keamanannya. Ini memiliki input data dan
memungkinkan sinyal (kadang-kadang disebut jam, atau kontrol). Kata transparan berasal dari
fakta bahwa, ketika input enable aktif, sinyal merambat langsung melalui sirkuit, dari D input ke
output Q.
Transparan kait biasanya digunakan sebagai port I / O atau sistem asynchronous, atau sinkron
dua-fase sistem ( sistem sinkron yang menggunakan jam dua-fase ), di mana dua kait beroperasi
pada fase jam yang berbeda mencegah transparansi data seperti dalam master- slave flip-flop.

Kait tersedia sebagai sirkuit terpadu , biasanya dengan kait beberapa per keping. Misalnya,
74HC75 adalah latch transparan quadruple di seri 7400 .

Latch Gated D tabel kebenaran

E/C D Q Q Komentar

0 X Q prev Q prev Tidak ada perubahan

1 0 0 1 Atur ulang Simbol untuk latch D gated

1 1 1 0 Mengatur

Tabel kebenaran menunjukkan bahwa ketika e nable / c masukan kunci adalah 0, input D tidak
berpengaruh pada output. Ketika E / C tinggi, output sama D.

Earle latch

Kait Earle menggunakan input memungkinkan pelengkap: memungkinkan aktif rendah (E_L)
dan mengaktifkan tinggi aktif (E_H)

Desain klasik gated latch memiliki beberapa karakteristik yang tidak diinginkan. [20] Mereka
membutuhkan ganda rel logika atau inverter. Propagasi input-ke-output bisa memakan waktu
hingga tiga keterlambatan gerbang. Propagasi input-ke-keluaran tidak konstan - beberapa output
mengambil dua gerbang penundaan sementara yang lain mengambil tiga.
Desainer mencari alternatif. [21] Sebuah alternatif yang sukses adalah latch Earle. [22] Ini hanya
membutuhkan masukan data tunggal, dan outputnya mengambil dua penundaan konstan gerbang.
Selain itu, tingkat gerbang dua kait Earle dapat digabungkan dengan dua tingkat terakhir gerbang
sirkuit mengemudi gerendel [. klarifikasi diperlukan ] Penggabungan fungsi latch dapat menerapkan kait
dengan tidak ada penundaan tambahan gerbang. [20]

Kait Earle adalah bahaya bebas. [23] Jika tengah gerbang NAND dihilangkan, maka kita
mendapatkan latch polaritas terus, yang umum digunakan karena menuntut logika sedikit. [23]
[24]
Namun, rentan terhadap bahaya logika . Sengaja skewing sinyal clock dapat menghindari
bahaya. [24]

D flip-flop

D flip-flop simbol

D flip-flop secara luas digunakan. Hal ini juga dikenal sebagai data atau penundaan flip-flop. [
rujukan? ]

Flip-flop D menangkap nilai dari input-D di bagian tertentu dari siklus jam (seperti tepi terbit
jam). Bahwa nilai ditangkap menjadi output Q. Di lain waktu, output Q tidak berubah. [25] [26]
The D flip-flop dapat dilihat sebagai sel memori, terus orde nol , atau delay line . [ rujukan? ]

Tabel kebenaran:

Jam D Q berikutnya
Sisi kenaikan 0 0
Sisi kenaikan 1 1
Non-Rising X Q

('X' menandakan Jangan peduli kondisi, yang berarti sinyal tidak relevan)

Kebanyakan D-flip-jepit di IC memiliki kemampuan untuk dipaksa ke kondisi set atau reset
(yang mengabaikan D dan masukan jam), banyak seperti flip-flop SR. Biasanya, S ilegal = R = 1
kondisi diselesaikan di D-flip-flop. Dengan menetapkan S = R = 0, flip-flop dapat digunakan
seperti dijelaskan di atas.

Masukan Output
S R D > Q Q'
 0 1 X X 0 1
1 0 X X 1 0
1 1 X X 1 1

4-bit serial-in, paralel-out (SIPO) register geser

Ini sandal jepit sangat berguna, karena mereka membentuk dasar untuk register geser , yang
merupakan bagian penting dari perangkat elektronik banyak. Keuntungan dari flip-flop D atas
"latch transparan" D-type adalah bahwa sinyal pada pin input D ditangkap saat flip-flop adalah
clocked, dan perubahan berikutnya pada input D akan diabaikan sampai berikutnya jam acara.
Pengecualian adalah bahwa beberapa sandal jepit memiliki "reset" sinyal input, yang akan
mengatur ulang Q (nol), dan mungkin baik asinkron atau sinkron dengan jam.

Rangkaian di atas menggeser isi register ke posisi, tepat satu bit pada setiap transisi aktif jam.
The X masukan digeser ke posisi bit paling kiri.

Klasik positif-edge-triggered D flip-flop

Positif-edge-triggered D flip-flop

Ini sirkuit pintar [27] terdiri dari dua tahap dilaksanakan oleh SR NAND kait . Tahap input (dua
kait di sebelah kiri) memproses sinyal clock dan data untuk memastikan sinyal input yang benar
untuk tahap output (kait tunggal di sebelah kanan). Jika jam rendah, kedua sinyal output dari
tahap input tinggi terlepas dari input data, kait output tidak terpengaruh dan menyimpan keadaan
sebelumnya. Ketika perubahan sinyal clock dari rendah ke tinggi, hanya satu dari tegangan
output (tergantung pada sinyal data) pergi rendah dan set / reset latch output: jika D = 0, output
yang lebih rendah menjadi rendah, jika D = 1, Output atas menjadi rendah. Jika sinyal clock
terus tetap tinggi, output tetap negara mereka terlepas dari masukan data dan memaksa output
latch untuk tinggal di negara yang sesuai sebagai nol masukan logis tetap aktif sementara jam
tinggi. Oleh karena itu peran latch output untuk menyimpan data hanya ketika jam rendah.

Rangkaian erat terkait dengan latch D gated baik sebagai sirkuit mengkonversi dua D masukan
negara (0 dan 1) untuk dua kombinasi masukan (01 dan 10) untuk latch SR output dengan
membalik sinyal input data (baik sirkuit dibagi sinyal D tunggal dalam dua S komplementer dan
sinyal R). Perbedaannya adalah bahwa dalam latch D gated sederhana NAND gerbang logika
yang digunakan sementara di positif-tepi-dipicu SR NAND D flip-flop kait yang digunakan
untuk tujuan ini. Peran ini kait adalah untuk "mengunci" output aktif memproduksi tegangan
rendah (nol logis), sehingga positif-edge-triggered D flip-flop dapat dianggap sebagai latch D
terjaga keamanannya dengan gerbang masukan terkunci.

Guru-budak tepi-dipicu D flip-flop

Seorang guru-budak D flip-flop dibuat dengan menghubungkan dua D gated kait dalam seri, dan
membalik mengaktifkan input ke salah satu dari mereka. Hal ini disebut master-budak karena
latch kedua dalam seri hanya perubahan dalam menanggapi perubahan dalam latch (master) lebih
dulu.

Seorang guru-budak D flip-flop. Menanggapi di tepi negatif dari input enable (biasanya jam)

Sebuah implementasi dari master-budak D flip flop-yang dipicu di tepi positif dari jam

Untuk positif-tepi dipicu master-slave flip flop-D, ketika sinyal clock rendah (0 logis) yang
"enable" dilihat oleh kait pertama atau "master" D (sinyal clock terbalik) yang tinggi (logika 1) .
Hal ini memungkinkan "master" latch untuk menyimpan nilai masukan pada saat transisi sinyal
clock dari rendah ke tinggi. Sebagai sinyal clock pergi tinggi (0 ke 1) yang terbalik
"mengaktifkan" penahan pertama pergi rendah (1 sampai 0) dan nilai dilihat di masukan ke latch
master "dikunci". Hampir bersamaan, dua kali terbalik "memungkinkan" dari "budak" kedua atau
D latch transisi dari rendah ke tinggi (0 ke 1) dengan sinyal clock. Hal ini memungkinkan sinyal
ditangkap di tepi terbit jam oleh sekarang latch "dikunci" master untuk melewati kait "budak".
Ketika sinyal clock kembali ke rendah (1 sampai 0), output dari latch "budak" adalah "dikunci",
dan nilai terlihat di tepi terbit terakhir dari jam dipegang sementara "master" latch mulai
menerima baru nilai dalam persiapan untuk tepi jam berikutnya meningkat.

Dengan menghapus inverter paling kiri di sirkuit di sisi, D-flip-flop yang lampunya di tepi jatuh
dari sinyal clock dapat diperoleh. Ini memiliki tabel kebenaran seperti ini:
 DQ > Q berikutnya
0 X Kejatuhan 0
1 X Kejatuhan 1

Sebuah CMOS IC implementasi "benar tunggal-fase tepi-dipicu flip flop-dengan reset"

Ujung-dipicu dinamis D penyimpanan elemen

Sebuah alternatif fungsional efisien untuk flip-flop D dapat dibuat dengan sirkuit yang dinamis
asalkan clock cukup sering, sementara tidak benar flip-flop, masih disebut flip-flop untuk peran
fungsionalnya. Sementara elemen D master-slave dipicu di tepi jam, komponennya masing-
masing dipicu oleh tingkat jam. "Ujung-dipicu D flip-flop", seperti yang disebut meskipun tidak
benar flip-flop, tidak memiliki master-slave properti.

Ujung-dipicu D sandal jepit sering diimplementasikan dalam terpadu kecepatan tinggi operasi
menggunakan logika dinamis. Ini berarti bahwa output digital disimpan pada perangkat
kapasitansi parasit saat perangkat tidak transisi. Ini desain flip yang dinamis jepit juga
memungkinkan sederhana ulang sejak operasi ulang dapat dilakukan hanya dengan pemakaian
satu atau lebih node internal. Sebuah dinamika yang umum flip-flop berbagai adalah satu fase
yang benar jam (TSPC) jenis yang melakukan operasi flip-flop dengan daya kecil dan pada
kecepatan tinggi. Namun, dinamis sandal jepit biasanya akan tidak bekerja pada kecepatan clock
statis atau rendah: dengan waktu yang cukup, jalur kebocoran dapat melepaskan kapasitansi
parasit cukup untuk menyebabkan flip-flop untuk memasuki negara-negara yang tidak valid.

T flip-flop

Sebuah simbol sirkuit untuk T-flip-flop

Jika masukan T tinggi, flip-flop T perubahan negara ("matikan") setiap kali input clock strobed.
Jika input T rendah, flip-flop memegang nilai sebelumnya. Perilaku ini dijelaskan oleh
karakteristik persamaan :
 (Memperluas XOR operator)

dan dapat dijelaskan dalam tabel kebenaran :

T flip-flop operasi [28]

Tabel Karakter Eksitasi table
Komentar Komentar
0 0 0 tahan negara (tidak ada CLK) 0 0 0 Tidak ada perubahan
0 1 1 tahan negara (tidak ada CLK) 1 1 0 Tidak ada perubahan
1 0 1 beralih 0 1 1 Melengkapi
1 1 0 beralih 1 0 1 Melengkapi

Ketika T terangkat tinggi, flip-flop beralih membagi frekuensi clock dengan dua, yaitu, jika
frekuensi clock 4 MHz, frekuensi output yang diperoleh dari flip-flop akan 2 MHz. Ini "dibagi
dengan" fitur memiliki aplikasi dalam berbagai jenis digital counter . AT flip-flop juga dapat
dibangun menggunakan JK flip-flop (J & K pin yang terhubung bersama-sama dan bertindak
sebagai T) atau D flip-flop (T input dan Q sebelumnya terhubung ke input D melalui gerbang XOR).
AT flip-flop juga dapat dibangun menggunakan ujung-dipicu D flip-flop dengan input D yang
diberi makan dari output sendiri terbalik.

JK flip-flop

Sebuah simbol sirkuit untuk positif-edge-triggered JK flip-flop

JK flip-flop waktu diagram

The JK flip-flop menambah perilaku SR flip-flop (J = Set, K = Reset) dengan menafsirkan S = R

= 1 kondisi sebagai perintah "flip" atau beralih. Secara khusus, J = kombinasi 1, K = 0 adalah
perintah untuk mengatur flip-flop, kombinasi J = 0, K = 1 adalah perintah untuk me-reset flip-
flop, dan kombinasi J = K = 1 adalah perintah untuk mengaktifkan flip-flop, yaitu, mengubah
output untuk pelengkap logis dari nilai saat ini. Mengatur J = K = 0 TIDAK menghasilkan flip-
flop D, melainkan, akan terus kondisi saat ini. Untuk mensintesis D flip-flop, cukup menetapkan
K sama dengan komplemen dari J. Demikian pula, untuk mensintesis T flip-flop, set K sama
dengan J. JK flip-flop Oleh karena itu universal flip-flop, karena dapat dikonfigurasi untuk
bekerja sebagai flip-flop SR, flip-flop D, atau T flip-flop.

Persamaan karakteristik dari JK flip-flop adalah:

dan tabel kebenaran yang sesuai adalah:

JK flip-flop operasi [28]

Tabel Karakter Eksitasi table
J K Q berikutnya Komentar Q Q berikutnya J K Komentar
00 Q tahan negara 0 0 0 X Tidak ada perubahan
01 0 ulang 0 1 1 X Mengatur
10 1 mengatur 1 0 X1 Atur ulang
11 Q beralih 1 1 X 0 Tidak ada perubahan

Metastabilitas
Sandal jepit tunduk pada masalah yang disebut Metastabilitas , yang dapat terjadi ketika dua
input, seperti data dan jam atau jam dan reset, berubah pada sekitar waktu yang sama. Ketika
perintah tidak jelas, dalam keterbatasan waktu yang tepat, hasilnya adalah bahwa output dapat
berperilaku tak terduga, mengambil banyak kali lebih lama dari biasanya untuk menyelesaikan
satu negara atau yang lain, atau bahkan berosilasi beberapa kali sebelum menetap. Secara
teoritis, waktu untuk menetap tidak dibatasi. Dalam komputer sistem, Metastabilitas ini dapat
menyebabkan korupsi data atau program crash, jika negara tidak stabil sebelum sirkuit lain
menggunakan nilainya, khususnya, jika dua jalur logis yang berbeda menggunakan output dari
jalan flip-flop, seseorang dapat menafsirkannya sebagai 0 dan lainnya sebagai 1 ketika belum
memutuskan untuk keadaan stabil, menempatkan mesin dalam keadaan tidak konsisten. [29]

Waktu pertimbangan
Pengaturan, terus, pemulihan, kali penghapusan
Flip-flop setup, terus dan jam-untuk-output parameter waktu

Setup waktu adalah jumlah waktu minimum sinyal data harus tetap stabil sebelum acara jam
sehingga data yang andal sampel oleh jam. Hal ini berlaku untuk sinyal input sinkron dengan
flip-flop.

Terus waktu adalah jumlah waktu minimum sinyal data harus tetap stabil setelah acara jam
sehingga data yang andal sampel. Hal ini berlaku untuk sinyal input sinkron dengan flip-flop.

Sinyal sinkron (seperti data) harus tetap stabil dari waktu set-up dengan waktu penahanan, di
mana kedua kali adalah relatif terhadap sinyal clock.

Waktu pemulihan seperti waktu setup untuk port asynchronous (set, reset). Ini adalah waktu
yang tersedia antara sinyal asynchronous akan aktif dan tepi jam aktif.

Waktu penghapusan adalah seperti terus waktu untuk port asynchronous (set, reset). Ini adalah
waktu antara jam tepi aktif dan sinyal asynchronous akan aktif. [30]

Impuls pendek diterapkan pada input asynchronous (set, reset) tidak harus diterapkan
sepenuhnya dalam periode pemulihan-penghapusan, atau yang lain itu menjadi sepenuhnya tak
terhitung apakah transisi kehendak flip-flop ke negara yang sesuai. Dalam kasus lain, di mana
sinyal asynchronous hanya membuat satu transisi yang terjadi jatuh antara waktu pemulihan /
penghapusan, akhirnya sinyal asynchronous akan diterapkan, namun dalam kasus ini juga
mungkin bahwa sebuah kesalahan yang sangat singkat mungkin muncul pada output, tergantung
pada sinyal input sinkron. Situasi kedua mungkin atau mungkin tidak memiliki signifikansi
untuk desain sirkuit.

Set dan Reset (dan lainnya) sinyal dapat berupa sinkron atau asinkron dan karenanya dapat
dicirikan dengan baik Setup / Hold atau Pemulihan / Penghapusan kali, dan sinkronisitas sangat
tergantung pada TTL desain flip-flop.

Diferensiasi antara Setup / Hold dan Pemulihan / Penghapusan kali sering diperlukan saat
memverifikasi waktu sirkuit yang lebih besar karena sinyal asynchronous dapat ditemukan
kurang penting daripada sinyal sinkron. Diferensiasi menawarkan desainer sirkuit kemampuan
untuk menentukan kondisi verifikasi untuk jenis sinyal independen.

The Metastabilitas di sandal jepit dapat dihindari dengan memastikan bahwa data dan input
kontrol diadakan valid dan konstan untuk jangka waktu yang disebutkan sebelum dan sesudah
pulsa clock, yang disebut waktu setup (t su) dan terus waktu (t h) masing-masing. Waktu-waktu
yang ditentukan dalam lembar data untuk perangkat, dan biasanya antara beberapa nanodetik dan
beberapa ratus picoseconds untuk perangkat modern.

Sayangnya, itu tidak selalu mungkin untuk memenuhi setup dan terus kriteria, karena flip-flop
dapat dihubungkan ke sinyal real-time yang dapat berubah setiap saat, di luar kendali desainer.
Dalam hal ini, yang terbaik perancang dapat lakukan adalah untuk mengurangi kemungkinan
kesalahan ke tingkat tertentu, tergantung pada keandalan yang dibutuhkan dari sirkuit. Salah satu
teknik untuk menekan Metastabilitas adalah untuk menghubungkan dua atau lebih sandal jepit di
rantai, sehingga output dari masing-masing feed input data berikutnya, dan semua perangkat
berbagi jam yang sama. Dengan metode ini, probabilitas dari peristiwa metastabil dapat
dikurangi ke nilai diabaikan, tetapi tidak pernah ke nol. Kemungkinan Metastabilitas semakin
dekat dan lebih dekat ke nol sebagai jumlah sandal jepit dihubungkan secara seri meningkat.

Jadi yang disebut metastabil-mengeras sandal jepit yang tersedia, yang bekerja dengan
mengurangi setup dan terus kali sebanyak mungkin, tapi bahkan ini tidak dapat menghilangkan
masalah sama sekali. Hal ini karena Metastabilitas lebih dari hanya masalah desain sirkuit.
Ketika transisi di jam dan data yang berdekatan dalam waktu, flip-flop dipaksa untuk
memutuskan mana event terjadi pertama kali. Namun cepat kita membuat perangkat, selalu ada
kemungkinan bahwa peristiwa input akan begitu dekat bersama-sama sehingga tidak bisa
mendeteksi mana yang terjadi terlebih dahulu. Oleh karena itu logis tidak mungkin untuk
membangun sempurna metastabil-bukti flip-flop.

penundaan Propagasi

Nilai lain waktu penting untuk flip-flop adalah keterlambatan jam-to-output (simbol umum
dalam lembar data: t CO) atau delay propagasi (t P), yang merupakan waktu flip-flop yang
diperlukan untuk mengubah output nya setelah jam edge. Waktu untuk transisi tinggi ke rendah
(t PHL) kadang-kadang berbeda dari waktu untuk transisi rendah ke tinggi (t PLH).

Ketika Cascading sandal jepit yang berbagi clock yang sama (seperti dalam register geser ),
adalah penting untuk memastikan bahwa CO t dari flip-flop sebelumnya lebih panjang dari terus
waktu (t h) dari flip-flop berikut, sehingga data yang hadir pada masukan dari flip-flop berhasil
benar "bergeser" mengikuti tepi aktif jam. Hubungan antara t dan t h CO biasanya dijamin jika
sandal jepit secara fisik identik. Selain itu, untuk operasi yang benar, mudah untuk
memverifikasi bahwa periode jam harus lebih besar daripada jumlah t su + t h.

Generalisasi
Sandal jepit dapat digeneralisasi dalam setidaknya dua cara: dengan membuat mereka 1-of-N
bukannya 1-of-2, dan dengan mengadaptasi mereka untuk logika dengan lebih dari dua negara.
Dalam kasus-kasus khusus 1-of-3 encoding, atau multi-nilai logika terner , elemen-elemen ini
dapat disebut sebagai flip-flap-jepit. [31]

Dalam konvensional flip-flop, tepat satu dari dua output komplementer tinggi. Hal ini dapat
digeneralisasi untuk elemen memori dengan output N, tepat satu dari yang tinggi (alternatif, di
mana tepatnya salah N rendah). Output Oleh karena itu selalu satu-panas (masing-masing satu-
dingin) representasi. Konstruksi ini mirip dengan cross-coupled konvensional flip-flop, setiap
output, ketika tinggi, menghambat semua output lainnya. [32] Atau, lebih atau kurang
konvensional sandal jepit dapat digunakan, satu per output, dengan sirkuit tambahan untuk
pastikan hanya satu pada satu waktu bisa menjadi kenyataan. [33]

Lain generalisasi dari flip-flop konvensional adalah elemen memori untuk multi-nilai logika .
Dalam hal ini elemen memori mempertahankan tepat satu dari negara logika sampai input
kontrol menginduksi perubahan. [34] Selain itu, beberapa jam bernilai juga dapat digunakan, yang
mengarah ke transisi baru jam mungkin. [35]