Medan Efek

Transistors (FETs)
EBB424E
Dr. Sabar D. H
School of Materials & Mineral Resources Engineering,
Universiti Sains Malaysia

Medan Efek Transistor (FET)

Pada tahun 1945, Shockley punya ide untuk membuat

perangkat padat dari semikonduktor.
Dia berfikir bahwa medan listrik yang kuat dapat menyebabka
n aliran listrik dalam semikonduktor terdekat.
Dia mencoba untuk membuat satu, tapi itu tidak berhasil.
Tiga tahun kemudian, Brattain & Bardeen membuat kerja
transistor pertama, transisto rtitik kontak germanium, yang
dirancang sebagai transistor pertemuan (sandwich).
Pada tahun 1960 lmuwan dari Bell, John Atalla
mengembangkan desain baru berdasarkanteori-teori efekmedan yang asli Shockley's.
Akhir tahun 1960-an, produsen dikonversi dari persimpangan
jenis sirkuit terpadu kebidang efek perangkat.

medan Efek Transistor (FET)

Medan efek perangkat adalah mereka yang saat

ini dikendalikan oleh tindakan medan elektron, daripada
injeksi pembawa.
Medan Efek Transistor dinamakan demikian karena lemah
sinyal listrik yang masuk melalui satu elektroda menciptakan
Medan elektrik melalui sisa transistor.
FET dikenal sebagai transistor unipolar".
Istilah mengacu pada kenyataan bahwa saat ini
diangkut oleh pembawa satu polaritas(mayoritas), sedangkan
dalam transistor bipolar konvensional pembawa kedua
polaritas (mayoritas dan minoritas) terlibat.

medan Efek Transistor (FET)

Perangkat FET dapat dibagi menjadi:
Persimpangan

FET
Penipisan Mo MOSFET
Peningkatan Mode MOSFET

Junction FETs (JFETs)

TJFETs terdiri dari sepotong bahan semikonduktor resisti

vitas tinggi (biasanya Si) yangmerupakan saluran untuk
aliran pembawa mayoritas.
Melakukan kanal semikonduktor di antara dua kontak oh
mik-sumber & drain

Junction FETs (JFETs)

Besarnya saat ini dikendalikan oleh tegangan yang

diterapkan ke gerbang, yaitu bias terbalik.
Perbedaan mendasar antara perangkat JFET dan BJT: ketika
JFET dipanjar terbalik gerbang saat ini adalah hampir nol,
sedangkan arus basis transistor selalu lebih besar dari nol.

Junction FETs

JFET adalah perangkat resistensi tinggi-masukan, sementara

BJT relatif rendah.
Jika saluran dikotori dengan kotoran donor, bahan tipe-n
dibentuk dan saluran saat ini akan terdiri dari elektron.
Jika saluran dikotori dengan kotoran Penerima, bahan tipe-p
akan terbentuk dan saluran saat ini akan terdiri dari lubang.
Peragkat Kanal-N memiliki konduktivitas yang lebih besar
daripada jenis kanal-p, karena elektron memiliki mobilitas
yang lebih tinggi daripada lubang; dengan demikiankanaln JFETs adalah sekitar dua kali konduktor efisien
dibandingkan dengan rekan-rekan kanal-p mereka

Basic structure of JFETs

Selain

saluran, JFET berisi

dua kontak ohmik: sumber
dan cerat.
JFET akan melakukan arus
baik sama arah dan sumbe
r dan cerat memimpin
biasanya dipertukarkan.

B a s ic s tru c tu re

G a te
G

G
C irc u it s y m b o l
fo r n -c h a n n e l F E T

S o u rc e

D ra in

n -ch a n n e l

S
G

D
p+

p+

p+

C ro s s s e c tio n

n -c h a n n e l

In s u la tio n
(S iO 2 )

n
p

S
C hannel
th ic k n e s s

D e p le tio n
re g io n s

D e p le tio n
re g io n

M e ta l e le c tro d e

n -c h a n n e l

(b )
p+
(a )

(a) Sruktur dasar dari junction Medan Efek Transistor

(JFET) dengan kanal-n, dua wilayah p+ tersambung elektrik
dan terbentuk gerbang. (b) sketsa sederhana dari
penampang dari kanal-n JFET yang lebih praktis

Kanal-N JFET

Transistor ini dibuat oleh pe

mbentukan bahan saluran
dari tipe-N di substrat tipeP.
Tiga kabel kemudian dihub
ungkan ke perangkat.
Satu di setiap akhir kanal.
Salah satu terhubung ke
substrat.
Dalam arti, perangkat ini se
perti dioda PN-junction,
kecuali bahwa ada dua
kabel terhubung ke sisi
tipe-N.

Bagaimana JFET Berfungsi

Gerbang terhubung ke sumber.

Karena pn dipanjar
terbalik-, arus kecil akan menga
lir di gerbang sambungan.
Gradien potensi yang didirikan
akan membentuk lapisan pemis
kinan, dimana hampir semua
elektron yang hadir di Selat tipe
-n akan lenyap.
Bagian paling habis di bidang ti
nggi antara G dan D, dan daera
h habis setidaknyaantara G dan
S.

Bagaimana JFET Berfungsi

Karena aliran arus sepanjang

kanal dari (+ ve) mengalir ke (ve) sumber benar-benar
sebuahaliran elektron bebas d
ari S d di Si tipe-n, besarnya
saat ini akan jatuh seperti Si
lebih menjadi habis elektron
bebas.
Ada batas arus cerat (ID) yang
meningkat VDS bisa melewati
saluran.
Ini membatasi saat dikenal seb
agai IDSS (arus cerat-kesumberdengan gerbang
korsleting ke sumber

Output karakteristik JFET kanal-n dengan gerbang

hubung pendek ke sumber.
Kenaikan awal ID terkait dengan penumpukan lapisa
n pemiskinan sebagai VDSmeningkat.
Kurva pendekatan tingkat IDSS saat ini membatasi
ketika ID mulai mencubit.
Arti fisik dari istilah ini mengarah ke salah satu
definisi sejumput tegangan, VP, yangmerupakan nilai
VDS di mana IDSS maksimum mengalir.

Dengan kemantapan gerbang-sumber

tegangan 1 V adalah selalu 1 V di
seluruh dindingsaluran di ujung sumber
Tegangan cerat-sumber 1 V berarti
bahwa akan ada 2 V di dinding di ujung
cerat.
(Saluran adalah 'up' 1V dari sumber po
tensial dan gerbang ini 1V 'turun', kare
naperbedaan total adalah 2V)
Perbedaan tegangan tinggi di ujung cer
at berarti bahwa saluran elektron diper
as ke bawah sedikit lebih di akhir ini.

Ketika tegangan cerat-sumber

ditingkatkan menjadi 10V tegang
an dinding saluranyang di ujung
cerat meningkat untuk 11V, tapi t
etap hanya 1V di ujung sumber.
Bidang di seluruh dinding dekat
ujung cerat kini jauh lebih
besar dari pada akhir sumber.
Akibatnya saluran dekat saluran
diperas turun cukup banyak.

Menguras sumber tegangan 20V turun

ke Channel.
Kami meningkatkan tegangan
dan meningkatkan medan listrik yang m
endorong elektron
sepanjang membuka bagian dari salura
n.
Namun, juga memaksa turun saluran d
ekat ujung cerat.
Pengurangan ini dalam saluran terbuka
lebar membuat elektron lebih
sulit untuk keluar.
Akibatnya arus cerat-sumber
cenderung tetap konstan ketika kita me
ningkatkan tegangan cerat-sumber

Meningkatkan VDS lebar dari lapisan pemiskinan, yang me

nembus lebih ke dalam saluran dan oleh karena itu
menghasilkan lebih banyak saluran penyempita nterhadap
saluran.
Resistansi kanal-n, RAB karenanya meningkatkan dengan
VDS.
Arus cerat: id = VDS RAB
ID versus VDS pameran perilaku sublinear, lihat gambar un
tuk VDS < 5V.
Tegangan jepit-off, VP adalah besarnya reverse bias di p +
n junction yang diperlukanuntuk membuat mereka hanya m
enyentuh pada ujung cerat.
Karena sebenarnya tegangan bias di p + n junction di
pembuangan akhir VGD,mencubit-off terjadi setiap
kali: VGD = -VP.

VDS luar = VP, ada saluran

pendek kurus panjang, po.
VDS meningkat, sebagian be
sar tegangan tambahan hany
a di po, wilayah ini
kehabisanoperator dan
karenanya sangat resistif.
Tegangan di seluruh panjang
saluran, Lch tetap sebagai V
P.
Luar pinch-off ID = VP
RAP (VDS > VP).

Apa yang terjadi ketika

tegangan negatif,
dikatakan bahwa
VGS= -2V, diterapkan
ke gerbang sehubungan
dengan sumber (dengan
VDS = 0).
P + n persimpangan
sekarang di reverse bias
dari awal, saluran ini se
mpit, dan resistansi
kanal sekarang lebih
besar daripada di VGS =
0 kasus.

Drain arus yang mengalir ketika VDS kecil diterapkan

(Gambar b) sekarang lebih kecil daripada di VGS = 0
kasus.
Terapan VDS = 3 V untuk pinch-off saluran (Gambar c).
Ketika VDS = 3V, VGD di p + n persimpangan di saluran
akhir adalah 5V, yang -vp, sehingga saluran menjadi
pinch-off.
Luar pinch-off, ID hampir jenuh seperti di VGS = 0
kasus.
Pinch-off terjadi pada VDS = VDS (duduk), VDS (duduk)
= VP + VGS, di mana VGS adalah tegangan ve
(mengurangi VP).
Untuk VDS> VDS (duduk), ID menjadi hampir jenuh
pada nilai sebagai IDS

Luar pinch-off, dengan ve VGS, IDS adalah

Dimana RAP (VGS) adalah resistansi efektif dari

budidaya n-channel dari A ke P, yang tergantung
pada ketebalan saluran dan karenanya VGS.
Ketika VGS = -vp = 5V dengan VDS = 0, dua
lapisan deplesi menyentuh atas seluruh panjang
saluran dan seluruh saluran ditutup.
Saluran ini dikatakan off.

Ada hubungan yang baik antara IDS dan VGS.

Luar pinch-off

I DS I DSS 1

VGS

VGS ( off )

Dimana IDSS adalah mengalirkan arus ketika VGS

= 0 dan VGS (off) didefinisikan sebagai -vp, yaitu
tegangan gerbang-sumber yang hanya pinch-off
saluran.
Pinch off tegangan VP sini adalah ve kuantitas
karena diperkenalkan melalui VDS (duduk).
VGS (off) namun negatif, -vp.

I-V characteristics

I-V characteristics

JFET: I-V characteristics

Proses untuk merencanakan kurva

transkonduktansi untuk JFET
diberikan :
Plot titik yang sesuai dengan nilai VGS
( off ) .
Plot poit yang sesuai dengan nilai IDSS
.
Pilih 3 atau lebih nilai VGS antara 0 V
dan VGS ( off ) .

Untuk nilai VGS , menentukan nilai dari

ID dari Plot titik dari ( 3 ) dan
menghubungkan semua titik diplot
dengan kurva mulus .

JFET Biasing Sirkuit

Contoh : Plot garis Bias dc untuk tegangan

- driver sirkuit biasing