Clocked SR FF

Clocked SR Flip-Flop merupakan RS FlipFlop dengan tambahan terminal pulsa

Clock sebagai pengatur keadaan SET dan
juga RESET.

Clocked SR FF

Rangkain logika Clocked SR

Clocked SR FF

Tabel Kebenaran
C

Unused

KETERANGAN

Gate Disable

Gate Enable

Clocked SR FF

Sinyal Clock SR Flip-Flop

Sinyal Clock dapat dibagi menjadi 2, yaitu
:
a. Positive-Edge transition (PET)
b. Negative-Edge Transition (NET)

Clocked SR FF

a. Positive-Edge Transition
(PET)
pada PET clock akan berlogika 1
saat sinyal clock berpindah dari 0 ke 1.
yang pada SR-FF di lambangkan seperti
gambar berikut.

Clocked SR FF

a. Negative-Edge Transition
(PET)
pada NET clock akan berlogika 1
saat sinyal clock berpindah dari 1 ke 0.
yang pada SR-FF di lambangkan seperti
gambar berikut.