2
Pada perancangan sistem yang konvensional, perancang memilih jenis
logika yang sesuai dan berusaha untuk mengimplementasikan sistem
sebanyak mungkin dengan menggunakan modul dari jenis yang sama. Hal
ini memudahkan interkoneksi dari modul
Jika dalam suatu sistem digunakan lebih dari satu jenis rangkaian logika,
perancang harus merancang rangkaian antarmuka (interface).
Teknologi IC Digital:
• CMOS
• Bipolar
• BiCMOS
3
• GaAs
CMOS
Teknologi CMOS adalah yang paling dominan dalam teknologi IC untuk
rancangan rangkaian digital. Dibandingkan dengan teknologi bipolar, CMOS
mempunyai:
• disipasi daya yang kecil, sehingga dapat menempatkan lebih banyak
rangkaian pada satu chip
• mempunyai impedansi masukan yang tinggi, sehingga dapat digunakan
untuk penyimpan sementara dari informasi baik pada rangkaian logika
maupun rangkaian memory.
• mempunyai ukuran yang semakin kecil, sehingga memungkinkan untuk
mempunyai tingkatan integrasi yang sangat tinggi.
Bipolar
Dua jenis rangkalain logika yang berdasarkan BJT: TTL dan ECL.
5
BiCMOS
BiCMOS menggabung kecepatan operasi yang tinggi dari BJT dengan
disipasi daya yang rendah dan karakteristik lainnya dari CMOS.
BiCMOS dapat dipakai untuk implementasi rangkaian analog dan digital
dalam chip yang sama.
• noise margin
• propagation delay
• power dissipation
• delay-power product
• silicon area
• fan-in dan fan-out
6
Noise Margin
7
VIL adalah harga maksimum sinyal masukan vi yang masih dianggap oleh
inverter sebagai logika 0.
VIH adalah harga minimum sinyal masukan vi yang masih dianggap oleh
inverter sebagai logika 1.
VOH adalah harga sinyal keluaran logika 1
VOL adalah harga sinyal keluaran logika 0
Propagation Delay
Kinerja dinamik dari jenis rangkaian logika ditentukan oleh waktu tunda
propagasi dari inverter dasarnya.
8
tPLH adalah waktu tunda propagasi dari masukan logika rendah ke keluaran
Makin pendek waktu tunda propagasi, makin tinggi kecepatan operasi jenis
rangkaian logika.
Power Dissipation
Ada dua macam disipasi daya.
Disipasi daya statik didefinisikan sebagai daya yang didisipasikan oleh
gerbang jika tidak ada proses perubahan (switching). Disipasi daya ini
disebabkan oleh adanya hubungan pada rangkaian gerbang ke catu daya
dan ground pada saat keluaran tinggi atau rendah.
Disipasi daya dinamik didefinisikan sebagai daya yang didisipasikan oleh
gerbang jika ada proses perubahan. Hal ini terjadi karena transistor
beroperasi dari catu daya VDD dan mengisi kapasitor beban.
f = frekuensi PD 21 fCVDD
2
9
Gambar 3.Definisi dari waktu tunda propagasi dan waktu perubahan
(switching times) dari sebuah inverter
10
Delay-Power Product
Idealnya dalam perancangan sebuah rangkaian logika adalah mempunyai
kecepatan tinggi tetapi disipasi daya yang rendah. Tetapi kedua persyaratan
ini bertentangan, karena jika disipasi daya diturunkan dengan menurunkan
catu tegangan atau catu arus, atau keduanya, ‘current-driving capability’ dari
gerbang akan menurun. Hal ini disebabkan semakin lama waktu untuk
‘charge’ dan ‘discharge’ pada beban dan kapasitor parasit, sehingga waktu
tunda propagasi meningkat.
DP = PDtp [joule]
Silicon Area
Tujuan dari perancangan rangkaian VLSI digital adalah minimisasi luas
silikon per gerbang. Hal ini dapat dicapai dengan:
• teknologi proses yang canggih sehingga memungkinkan pengurangan
ukuran minimum dari divais.
• teknik perancangan rangkaian yang canggih.
• tata letak chip yang teliti.
11
Semakin sederhana rangkaian, semakin kecil luas silikon yang diperlukan.
Dengan memilih divais yang kecil maka akan mengurangi kapasitor parasit
sehingga dapat meningkatkan kecepatan. Tetapi, divais kecil mempunyai
‘current driving capability’ yang rendah sehingga waktu tunda meningkat. Jadi
di sini diperlukan kompromi antara semua kendala dan keunggulan yang ada
untuk mendapatkan perancangan yang optimum.
- custom design
- semi custom design dengan menggunakan gate array. Salah satu jenis gate
array yang banyak digunakan adalah field programmable gate array (FPGA)
12
Design Abstraction and Computer Aids
Perancangan sistem digital yang sangat kompleks, apakah pada satu chip IC
atau menggunakan komponen yang sudah ada dapat dilakukan dengan
menggunakan beberapa tingkat abstraksi yang berbeda dengan bantuan
bermacam-macam alat bantu komputer.
Pada setiap tingkat abstraksi perlu dilakukan simulasi dan program komputer
lainnya yang dapat membantu perancangan secara otomatis,misal ‘place-
and-route’. Sayangnya untuk perancangan sistem analog, banyak hal yang
harus dilakukan secara manual.
13
Analisa Perancangan dan Kinerja Inverter CMOS
Struktur Rangkaian
Gambar 4.(a) Inverter CMOS (b) dinyatakan sebagai sepasang saklar yang
bekerja secara bergantian
14
Source dari masing-masing MOSFET dihubungkan dengan body, sehingga
menghilangkan ‘body effect’
Vtn = |Vtp| = Vt yang mempunyai harga berkisar antara 0,2 V – 1 V.
W
rDSP 1 k p' VDD Vt
L p
Operasi Statik
vI = 0, vO = VOH = VDD → simpul keluaran terhubung ke VDD melalui resistansi
rDSP dari transistor ‘pull-up’ QP.
vI = VDD, vO = VOL= 0 → simpul keluaran terhubung ke ground melalui
resistansi rDSN dari transistor ‘pull-down’ QN.
Jadi dalam keadaan ‘steady state’, tidak ada jalur arus antara VDD dan
ground, dan arus statik dan disipasi daya statik sama dengan nol.
15
Gambar 5. VTC dari inverter CMOS dengan QN dan QP yang ‘matched’
Pada gambar 5 terlihat bahwa keluaran dari inverter CMOS adalah 0 dan
VDD. Jadi simpangan tegangan keluaran merupakan simpangan maksimum.
Ternyata VOL dan VOH tidak tergantung dari ukuran divais, sehingga CMOS
sangat berbeda dengan bentuk logika MOS lainnya
16
Inverter CMOS dapat dibuat agar perpindahan kondisi (switched) terjadi
pada titik tengah dari simpangan logika yaitu VDD/2 dengan memilih
ukuran transistor yang tepat. Tegangan ambang perpindahan adalah:
VDD Vtp k n k pVtn
Vth
1 kn k p
kn k n' W L n
k p k p' W L p
Untuk kasus khusus dimana Vtn = |Vtp|, Vth = VDD/2 untuk kn = kp yaitu:pada
keadaan:
k n' W L n k p' W L p
Jadi VTC yang simetris dapat diperoleh jika divais dirancang mempunyai
parameter transkonduktansi yang sama. Kondisi ini disebut ‘matching’.
Karena μn. 2 – 4 kali lebih besar dari μp, maka keadaan ‘matching’ dapat
diperoleh dengan membuat (W/L)p 2 – 4 kali (W/L)n
W W
n
L p p L n
17
Biasanya kedua divais mempunyai panjang kanal yang sama yaitu di-set
pada panjang minimum. Lebar minimum untuk kanal –n biasanya 1½ - 2 kali
panjang minimum dan untuk kanal –p 3 – 4 kali panjang minimum. Jika
inverter harus men-drive beban kapasitif yang besar, transistor dibuat lebih
lebar. Tetapi untuk menghemat area chip, sebagian besar inverter dibuat
dengan ukuran minimum.
Untuk selanjutnya (W/L) minimum untuk transistor NMOS disebut n dan
(W/L) minimum untuk transistor PMOS disebut p.
Luas inverter dapat dinyatakan dengan WnLn + WpLp = (Wn + Wp)L, maka
luas minimum inverter adalah (n+p)L2, maka (n+p) dapat digunakan ‘proxy’
luas. Contoh: n = 1,5 dan p = 4,5 maka faktor luas = n+p = 6
18
Biasanya Vt = 0,1 sampai 0,2 VDD, ‘noise margin’ ≈ 0,4 VDD
Harga ini membuat inverter CMOS hampir ideal dilihat dari sisi kekebalan
derau.
Hal lain, karena arus dc masukan inverter sama dengan nol, noise margin
tidak tergantung dari fan-out gerbang.
g mN
Kemiringan VTC g nP pada
inverter oP
roN // rdaerah transisi adalah
Operasi Dinamik
Pada gambar 6, kita akan menganalisa waktu tunda propagasi dari inverter
yang terdiri dari Q1 dan Q2 yang di’drive’ oleh sumber vI yang berimpedansi
rendah dan mempunyai beban inverter yang terdiri dari Q3 dan Q4.
Pada gambar 6 terlihat kapasitansi internal dari transistor yang terhubung
pada simpul keluaran inverter (Q1, Q2)..
.
19
Gambar 6. Rangkaian untuk menganalisa waktu tunda propagasi dari inverter
Q1 dan Q2 yang men-drive inverter Q3 dan Q4.
Cara lain untuk menganalisa rangkaian pada gambar 7(a) yaitu dengan
menghitung harga rata-rata dari arus pengosongan iDN selama selang t= 0
sampai t = tPHL. 21
Gambar 7. Rangkaian ekivalen untuk menentukan waktu tunda propagasi
(a) t\PHL dan (b) tPLH dari sebuah inverter.
22
Pada t = 0, QN akan jenuh, dan iDN(0) adalah:
W
i DN 0 21 k n' VDD Vt
2
L n
Pada t = tPHL , QN akan berada pada daerah trioda, dan iDN(tPHL) adalah:
W VDD 1 VDD
2
i DN t PHL k VDD Vt
'
n 2
L
n 2 2
23
Dengan cara yang sama dapat diperoleh tPLH:
1,7C
t PHL
W
k n' VDD
L n
Waktu tunda propagasi adalah nilai rata-rata dari tPHL dan tPLH
tp 1
2
tPHL tPLH
25
Contoh soal 1:
Sebuah inverter CMOS dirancang dengan teknologi 0,25μm. Cox =6 fF/μm2,
μnCox = 115 μA/V2, μpCox = 30 μA/V2, Vtn = -Vtp = 0,4 V dan VDD = 2,5 V. W/L
untuk QN = 0,375 μm/0,25 μm dan untuk QP = 1,125 μm/0,25 μm.
Kapasitansi antara gate-source dan gate-drain adalah 0,3 fF/μm per lebar
gate. Kapasitansi drain-body adalah Cdbn = 1 fF dan Cdbp = 1 fF. Kapasitansi
kawat Cw = 0,2 fF. Carilah tPHL, tPLH dan tp.
26
1 ' W
i DN 0 k n VDD Vt
2
2 L n
1 0,375
2,5 0,4 380 A
2
115
2 0,25
W VDD 1 VDD
2
i DN tPHL k VDD Vt
'
n
L
n 2 2 2
380 318
i DN av 349 A
2
C VDD 2 6,25 10 15 1,25
t PHL 23,3 ps
i DN av 349 10 6
27
Rangkaian Gerbang Logika CMOS
Struktur Dasar
28
Gerbang logika CMOS terdiri dari dua rangkaian: rangkaian pull-down
(PDN) yang terdiri dari transistor NMOS dan rangkaian pull-up yang terdiri
dari transistor PMOS. Kedua rangkaian ini beroperasi dengan variabel
masukan yang sifatnya komplementer.
PDN terdiri dari NMOS dan NMOS ‘conduct’ jika sinyal masukan pada gate-
nya ‘tinggi’. Jadi PDN ‘aktif’ jika masukannya ‘tinggi’. Sebaliknya PUN
terdiri dari PMOS dan PMOS ‘conduct’ jika sinyal masukan pada gate-nya
‘rendah’. Jadi PUN aktif jika masukannya ‘rendah.
29
PUN dan PDN menggunakan divais secara paralel untuk membentuk fungsi
‘OR’ dan menggunakan divais secara seri untuk membentuk fungsi ‘AND’.
PDN pada gambar 9(b) akan ‘conduct’ hanya kalau A dan B ‘tinggi’ pada
saat bersamaan. Jadi Y ‘low’ jika A dan B ‘tinggi’
Y AB
Y AB
Y A BC
Y A BC
31
Gambar 10 Contoh rangkaian ‘pull-up’ (PUN)
32
PUN pada gambar 10(a) akan ‘conduct’ dan menghasilkan keluaran
‘tinggi’ (vY = VDD, Y = 1) jika A ‘rendah’ atau B ‘rendah’, jadi
Y AB
Y AB
PUN pada gambar 10(c) akan ‘conduct’ dan menghasilkan keluaran ‘tinggi’
(vY = VDD, Y = 1) jika A ‘rendah’ atau B dan C kedua ‘rendah’, jadi
Y A BC
33
Gambar 11. Simbol dari MOSFET
34
Gerbang NOR dua masukan
Y A B AB
Y ‘rendah’, jika A ‘tinggi’ atau B ‘tinggi’. Jadi PDN terdiri dari dua transistor
NMOS terhubung paralel dengan A dan B sebagai masukannya.
Untuk PUN, Y ‘tinggi’ jika A dan B ‘rendah’. Jadi PUN terdiri dari dua
transistor PMOS yang terhubung seri dengan A dan B sebagai masukannya.
Gambar 12 adalah gerbang NOR yang merupakan gabungan PUN dan PDN
35
Gerbang NAND dua masukan
Y AB A B
Y ‘rendah’, jika A dan B ‘tinggi’. Jadi PDN terdiri dari dua transistor NMOS
terhubung seri dengan A dan B sebagai masukannya.
Untuk PUN, Y ‘tinggi’ jika A ‘rendah’ atau B ‘rendah’. Jadi PUN terdiri dari
dua transistor PMOS yang terhubung paralel dengan A dan B sebagai
masukannya.
Gambar 13 adalah gerbang NAND yang merupakan gabungan PUN dan 36
PDN
Gerbang Kompleks
Y A B CD
Y A B CD
37
Gambar 14. Realisasi CMOS dari sebuah fungsi kompleks
38
Mendapatkan PUN dari PDN dan sebaliknya.
Dari rangkaian gerbang CMOS (seperti pada gambar 14), ternyata PDN dan
PUN adalah rangkaian dual: dimana hubungan seri terdapat pada satu
rangkaian, hubungan paralel terdapat pada rangkaian lainnya. Jadi, kita bisa
mendapatkan satu rangkaian dari rangkaian lainnya. Proses ini akan lebih
sederhana jika dibandingkan dengan mensintesa masing-masing rangkaian
secara terpisah dari ekspresi Boolean-nya.
Contohnya pada rangkaian pada gambar 14. Kita dengan mudah
mendapatkan PDN, karena kita sudah mempunyai Y’ dengan masukan yang
tidak dikomplemenkan. Sebaliknya untuk mendapatkan PUN, kita harus
memanipulasi fungsi Boolean yang diberikan dengan untuk menyatakan Y
sebagai fungsi dari komplemen masukannya.
Cara lain: kita dapat memakai sifat ‘duality’ untuk mendapatkan PUN dari
PDN.
39
Fungsi Exclusive-OR
Y AB AB
41
Ringkasan dari Metoda Sintesa:
1. Hampir semua PDN dapat disintesa langsung dari ekspresi Y’ sebagai
fungsi dari variabel non-komplemen. Jika ada variabel komplemen
muncul pada ekspresi ini, maka diperlukan tambahan inverter.
2. Hampir semua PUN dapat disintesa langsung dari ekspresi ’ sebagai
fungsi dari variabel komplemen.and memasangkan variabel non
komplemen pada gate dari transistor PMOS. Jika ada variabel non
komplemen muncul pada ekspresi ini, maka diperlukan tambahan
inverter.
3. PDN dapat diperoleh dari PUN (dan sebaliknya) dengan menggunakan
sifat dualiti
Ukuran Transistor
44
Gambar 16. Ukuran transistor untuk gerbang NOR empat masukan
45
Gambar 17. Ukuran transistor untuk gerbang NAND empat masukan
47
Cariilah W/L untuk rangkaian logika pada gambar 18. Asumsikan untuk
inverter dasar n = 1,5 dan p = 5 dan panjang kanal = 0,25 μm
Solusi:
Perhatikan PDN:
Kasus terburuk terjadi bila QNB ‘on’ dan QNC atau QND ‘on’. Jadi pada kasus
terburuk, ada 2 transistor terhubung seri. Oleh karena itu untuk QNB, QNC,
dan QND dipilih mempunyai ukuran 2 kali lebar divais kanal –n pada
inverter dasar:
QNB: W/L = 2n = 3 = 0,75/0,25
QNC: W/L = 2n = 3 = 0,75/0,25
QND: W/L = 2n = 3 = 0,75/0,25
Untuk QNA, pilih W/L yang sama dengan lebar divais kanal –n pada
inverter dasar:
QNA: W/L = n = 1,5 = 0,375/0,25
Perhatikan PUN:
Kasus terburuk terjadi bila 3 transistor terhubung seri: QPA, QPB dan QPC.
Oleh karena itu untuk QPA, QPC, dan QPD dipilih mempunyai ukuran 3 kali
lebar divais kanal –p pada inverter dasar 48
QPA: W/L = 3p = 15 = 3,75/0,25
QPC: W/L = 3p = 15 = 3,75/0,25
QPD: W/L = 3p = 15 = 3,75/0,25
Untuk QPB, W/L dipilih sehingga yang menghasilkan (W/L)ek hubungan seri
QPA dan QPB sama dengan p
QPB: W/L = 1,5p = 7.5 = 1,875/0,25
49
Pengaruh Fan-In dan Fan-Out pada Waktu Tunda Propagasi
50
Rangkaian Logika Pseudo-NMOS
Inverter Pseudo-NMOS
51
Rangkaian inverter pada gambar 19(a) terdiri dari sebuah transistor
pengendali QN dan sebuah transistor beban (QP); itulah sebabnya disebut
pseudo-NMOS.
Gambar 19(b) dan (c) menunjukkan inverter NMOS versi terdahulu, yang
terdiri dari transistor pengendali Q1 dan transistor beban Q2, di mana beban
adalah (b) MOSFET kanal –n ‘enchancement’ dan (c) MOSFET kanal –n
depletion.
Ternyata inverter NMOS dengan menggunakan MOSFET enchancement
sebagai beban mempunyai beberapa kelemahan yaitu simpangan logika
yang kecil, noise margin yang kecil,dan disipasi daya statik yang tinggi.
Untuk inverter NMOS dengan menggunakan MOSFET depletion sebagai
beban mempunyai kelemahan yaitu body effect pada transistor depletion
menyebabkan karakteristik i – v nya bergeser cukup banyak dari
karakteristik sumber arus konstan. Walaupun demikian rangkaian ini
memperbaiki kelemahan-kelemahan pada rangkaian inverter NMOS yang
menggunakan MOSFET enchancement sebagai beban.
52
Karakteristik Statik:
Untuk QN:
W
i DN kn' v I Vtn v O 21 v O2 untuk v O v I Vtn
L n
W
i DN 21 k n' v I Vtn
2
untuk v O v I Vtn
L n
Untuk QP:
W
i DP k p' VDD v I Vtp VDD v O 21 VDD v O
L p
2
untuk v O v I Vtp
W
i DP 21 k p' VDD v I Vtp 2
untuk v O v I Vtp
L p
53
Untuk mendapatkan VTC, kita tumpangkan kurva beban (transistor QP) pada
karakteristik iDN – vDS dari QN, yang dalam hal ini ditulis iDN – vO. Pada gambar
20 hanya ada kurva karakteristik iDN –vO dari QN untuk vGS = vI = 0 dan vI =
VDD.
Gambar 20. Konstruksi grafik untuk menentukan VTC dari inverter pada
gambar 19
54
Perhatikan:
1. Kurva beban menunjukkan arus jenuh yang rendah daripada yang
ditunjukkan oleh kurva untuk QN, terutama untuk vI = VDD. Ini disebabkan
pada perancangan inverter pseudo-NMOS, kn lebih besar dari kp dengan
faktor 4 – 10. Inverter ini disebut ‘ratioed type’ dan ratio r ≡ kn/kp
menentukan semua titik penting pada VTC, VOL, VIL, VOH dan sebagainya
sehingga menentukan noise margin. Dengan r yang tinggi, mengurangi
VOL dan melebarkan noise margin.
2. Walaupun ada yang menganggap Qp sebagai sumber arus yang
konstan, sebenarnya transistor ini bekerja pada keadaan jenuh hanya
pada selang vO yang kecil yaitu vO < vI, sedangkan pada selang yang
lain, QP bekerja pada daerah trioda.
Kelemahan:
1. vOL ≠ 0. 55
2. Gate melalukan arus (I ) pada keluaran rendah sehingga akan ada
Gambar 21. VTC untuk inverter pseudo-NMOS
56
Daerah Operasi Inverter Pseudo-NMOS
Daerah Segmen QN QP Kondisi
VTC
I AB Cutoff Trioda vI < Vt
II BC Jenuh Trioda vO ≥ vI - Vt
III CD Trioda Trioda Vt ≤ v O ≤ v I – V t
IV Daerah I (segmen
DE AB): Trioda Jenuh vO ≤ Vt
vO = VOH = VDD
i DN ( jenuh) i DP ( trioda)
Daerah II (segmen BC): 2
1
2
k n v I Vt 21 kp VDD Vt VDD v O 21 VDD v O
2
k n rk p
v O Vt VDD Vt 2 r v I Vt 2
57
VDD Vt
VIL Vt
r r 1
k n rk p
v O v i Vt v Vt
2 1
VDD Vt 2
r
58
2
VIH Vt VDD Vt
3r
Arus statik yang mengalir pada inverter ketika keluaran ‘rendah’ adalah
k p VDD Vt
2
Isat 1
2
1 1
NML Vt VDD Vt 1 1
r r r 1
2
NMH VDD Vt 1
3r
59
Operasi Dinamik
Analisa respons transient dari inverter untuk menentukan tPLH dengan cara
memberi beban C pada inverter sama dengan analisa pada inverter CMOS
komplementer. Kapasitansi akan diisi dengan arus iDP; kita dapat menentukan
harga estimasi tPLH dengan menggunakan harga rata-rata dari iDP pada vO = 0
sampai vO = VDD/2. Hasilnya adalah sebagai berikut (dengan asumsi Vt ≈
0,2VDD): 1,7C
tPLH
k pVDD
60
Walaupun harga-harga ini sama dengan harga-harga pada inverter
CMOS komplementer, inverter pseudo-NMOS mempunyai masalah
tersendiri. Karena kp r kali lebih kecil kp, tPLH akan r kali lebih besar dari
tPHL. Jadi rangkaian akan mempunyai waktu tunda yang tidak simetris.
Untuk gerbang yang dengan fan-in yang besar, pseudo-NMOS
memerlukan jumlah transistor yang lebih kecil, sehingga C dapat lebih
kecil daripada gerbang yang sama yang menggunakan CMOS
komplementer.
Perancangan
Perancangan berarti pemilihan ratio r dan W/L salah satu transistor.
Harga W/L dari transistor lainnya dapat diperoleh dengan menggunakan
r. Parameter perancangan yang harus diperhatikan: VOL, NML, NMH,
Isat,PD, tPLH dan tPHL. Hal-hal penting yang harus diperhatikan pada
perancangan adalah sebagai berikut:
1. Harga ratio r menentukan semua titik penting pada VTC: makin besar r,
makin kecil VOL dan makin lebar noise margin. Tetapi makin besar r
akan meningkatkan ketidaksemetrian respons dinamik. Juga ratio r yang
besar akan menyebabkan ukuran transistor lebih besar. Jadi pemilihan r
merupakan kompromi antara noise margin dengan luas silikon dan tp.
61
Biasanya r berkisar antara 4 – 10.
2. Setelah r dipilih, harga (W/L)n dan harga (W/L)p dapat ditentukan. Kita
dapat memilih (W/L)n yang kecil untuk menjaga luas gerbang yang kecil
sehingga mendapatkan harga C yang kecil, Dengan (W/L)n yang kecil
menjaga Isat dan PD yang kecil. Di sisi lain dengan memilih (W/L) yang
lebih besar diperoleh tp yang rendah sehingga mendapatkan respons
yang cepat. Untuk aplikasi kecepatan tinggi, (W/L)p dipilih sedemikan
sehingga Isat berkisar 50 – 100 μA, dan untuk VDD = 5 V menghasilkan PD
berkisar 0,25 mW – 0,5 mW.
Rangkaian gerbang.
64
Gambar 24. Dua kemungkinan implementasi dari sebuah saklar yang
dikendalikan oleh tegangan yang menghubungkan simpul A dan Y.
(a) Transistor NMOS
(b) gerbang transmisi CMOS.
Gambar 25. (a) Pada saat B ‘rendah’ dan S1 terbuka tidak ada jalur
beresistansi rendah ke ground atau ke VDD. (b) jalur ini tersedia dengan
memberikan saklar S2
Pada gambar 25(a), saklar S1 dipakai untuk membuat fungsi AND dari
variabel pengendali B dan variabel A yang terdapat pada keluaran inverter
CMOS. Keluaran Y dari rangkaian PTL dihubungkan ke masukan inverter
lainnya,
66
Jika B ‘tinggi’, S1 tertutup dan Y = A. Simpul Y akan terhubung ke VDD (jika
A ‘tinggi’) melalui Q2 atau ke ground (jika A ‘rendah’) melalui Q1.
Jika B ‘rendah’ dan S1 terbuka, Y menjadi simpul dengan impedansi tinggi
(high-impedance node).
Jika pada mulanya vY = 0, simpul ini akan tetap bertegangan nol. Tetapi jika
pada mulanya vY = VDD, tegangan ini akan dipertahankan dengan isi pada
kapasitor parasitik C, hanya untuk sesaat saja. Karena ada arus bocor,
kapasitor C akan dikosongkan dan vY akan berkurang. Jadi rangkaian tidak
dapat lagi dianggap sebagai rangkaian logika kombinasional statik.
Masalah ini dapat diselesaikan dengan membuat jalur beresistansi rendah
pada simpul Y ketika B ‘rendah’ seperti pada gambar 25(b). Di sini saklar S2
yang dikendalikan oleh dihubungkan
B antara simpul Y dan ground. Jika B
‘rendah’, S2 menutup dan membuat jalur beresistansi rendah antara Y dan
ground.
67
Operasi dengan transistor NMOS sebagai saklar.
68
Pada gambar 26, transistor NMOS Q dipakai untuk mengimplementasikan
sebuah saklar menghubungkan simpul masukan dengan tegangan vI dan
simpul keluaran. Kapasitansi total antara simpul keluaran dan ground
dinyatakan dengan kapasitor C. Saklar digambarkan dalam keadaan
tertutup dengan sinyal kendali yang dipasangkan pada gate = VDD. Kita
akan menganalisa cara kerja rangkaian pada saat tegangan masukan vI
menuju VDD pada t = 0. Asumsikan tegangan mula pada simpul keluaran vO
= 0 dan kapasitor C terisi penuh.
Ketika vI menuju ‘tinggi’, transistor bekerja pada mode jenuh dan
mengalirkan arus iD untuk mengisi kapasitor.
i D 21 k n VDD v O Vt
2
k n k n' W L
69
Jadi, pada mulanya (t = 0), Vt = Vt0 dan arus iD secara relatif besar. Tetapi,
dengan C terisi dan vO meningkat, Vt meningkat dan iD menurun. Penurunan
iD disebabkan oleh kenaikan vO dan Vt. Akibatnya proses pengisian kapasitor
akan lebih lambat. Dan iD akan turun menjadi nol ketika vO mencapai (VDD –
Vt). Jadi tegangan keluaran ‘tinggi’ VOH ≠ VDD tetapi akan lebih rendah sebesar
vt. Dan yang akan memperburuk keadaan, vt dapat mempunyai harga 1,5 – 2
kali vt0.
Waktu tunda propagasi tPLH dari gerbang PTL pada gambar 40 dapat
ditentukan sebagai untuk vO mencapai VDD/2.
70
Gambar 27 Cara kerja saklar NMOS pada saat masukan menuju ‘rendah’ (vI
= 0 V)
Karena source = 0 V. (catatan: drain dan source dapat ditukar), tidak ada
body effect, dan Vt tetap konstan = Vt0. Pada saat C dikosongkan, vO
menurun dan transistor memasuki daerah trioda pada vO = VDD – Vt.
Walaupun demikian pengosongan C terus terjadi sampai vO = 0. Jadi
transistor NMOS mempunyai VOL = 0 atau ‘good 0’. Waktu tunda propagasi
tPHL dari gerbang PTL pada gambar 27 dapat ditentukan sebagai untuk vO
mencapai VDD/2. 71
Untuk memperbaiki level keluaran = VDD, ada dua cara yang dapat
dilakukan, pertama berdasarkan rangkaian dan yang kedua berdasarkan
teknologi proses.
Cara lain untuk memperbaiki level sinyal VOH adalah dengan cara penyelesai
secara teknologi yaitu dengan mengurangi Vtn, idealnya menggunakan divais
yang mempunyai Vtn = 0
73
Penggunaan Gerbang Transmisi CMOS sebagai Saklar
Perbaikan kinerja statik dan dinamik pada saklar dapat diperoleh dengan
menggunakan gerbang transmisi CMOS.
Gerbang transmisi menggunakan sepasang transistor komplementer yang
dihubungkan secara paralel. Saklar ini mempunyai aliran arus dua arah dan
menunjukkan resistansi yang hampir konstan untuk selang level tegangan
masukan yang lebar.
Karakteristik ini membuat gerbang transmisi merupakan saklar yang baik
untuk pemakaian digital dan analog.
arus pengisian:
k n kn' W L
75
Transistor QN akan mengalirkan arus yang akan berkurang menuju nol
pada vO = VDD – Vtn.
Tetapi QP bekerja dengan VSG = VDD dan pada awalnya dalam keadaan
i DP 21 k p VDD Vtp
2
jenuh.
Karena body dari QP terhubung ke VDD, |Vtp| akan tetap konstan = |Vt0| dan
asumsikan harganya sama dengan Vtn. Arus total pengisian kapasitor adalah
jumlah iDN dan iDP. Sekarang QP akan memasuki daerah trioda pada vO = |
Vtp|, tetapi akan terus mengalir sampai C terisi penuh dan vO= VOH= VDD. Jadi
divais kanal –p akan memberikan gerbang ‘good 1’.
Ketika vI menuju ‘rendah’, seperti pada gambar 29(b), QN dan QP bertukar
peran. Analisa rangkaian pada gambar 29(b) akan menunjukkan bahwa QP
akan berkurang konduksinya jika vO turun sampai |Vtp|, di mana |Vtp| adalah:
Vtp Vt 0 VDD v O 2f 2f
Transistor QN terus ‘conduct’ sampai C terisi penuh dan vO = VOL = 0 V, ‘good
0’
Perbaikan kinerja ini didapat dengan rangkaian yang lebih rumit, area dan
kapasitansi yang lebih besar. 76
Contoh Rangkaian PTL
77
Gambar 31. XOR dengan menggunakan PTL
78
Gambar 32. Contoh gerbang PTL yang memakai kedua variabel masukan
dan komplemennya. Jenis rangkaian seperti ini dikenal dengan
complementary pass-transistor (CPL).
79
Rangkaian Logika Dinamik (Dynamic Logic Circuits)
PTL
- Area silikon kecil
- Pemakaian terbatas
- Memerlukan inverter komplementer untuk mengembalikan level sinyal,
terutama jika saklar hanya terdiri dari NMOS transistor,
Logika Dinamik:
- Mempunyai jumlah transistor yang kecil,
- Tidak ada disipasi daya statik
- Rangkaian lebih kompleks dan kurang ‘tahan’.
Terdiri dari PDN yang menjalankan fungsi yang sama dengan PDN pada
CMOS dan pseudo-NMOS dan dua saklar yang dioperasikan oleh clock φ
yang mempunyai bentuk gelombang seperti pada gambar 33(b).
81
Gambar 33(a) Struktur dasar rangkaian logika dinamik MOS
(b) Bentuk gelombang clock yang diperlukan untuk mengoperasikan
rangkaian logika dinamik
(c) Contoh rangkaian.
82
Ketika φ ‘rendah’, Qp ‘on’, rangkaian pada tahap ‘setup’ atau ‘precharge
phase’ Ketika φ ‘tinggi’, Qe ‘on’, rangkaian pada ‘evaluation phase’.
CL adalah kapasitansi total antara simpul keluaran dan ground.
83
Contoh rangkaian pada gambar 33(c) merealisasikan fungsi:
Y A BC
Pemilihan ukuran transistor sama seperti pada CMOS. Untuk Qp pilih W/L
yang besar untuk memastikan bahwa CL dapat terisi penuh selama selang
‘precharge’ Ukuran Qp tidak terlalu besar supaya tidak menambah
kapasitansi CL.
NoiseJadi
Margin.
noiseKarena
marginselama fasa evaluasi, transistor NMOS mulai
menjadi:
terhubung untuk vNM
I = VVIHtn
L
84
Pengurangan Tegangan Keluaran karena Efek Kebocoran
Karena tidak ada jalur ke ground melalui PDN, tegangan keluaran tetap
tinggi = VDD. Hal ini berdasarkan asumsi bahwa muatan pada CL tetap ada.
Kenyataannya akan ada arus bocor yang menyebabkan CL dikosongkan
secara perlahan dan vY berkurang. Sumber utama dari kebocoran adalah
arus balik dari reverse-biased junction antara drain dari transistor yang
terhubung ke simpul keluaran dan substrate. Arus itu dapat berkisar antar
10-15 – 10-12 A, dan meningkat dengan naiknya suhu ( hampir dua kali
setiap kenaikan suhu 10°C). Jadi rangkaian bisa salah bila clock
dioperasikan pada frekuensi yang sangat rendah dan tegangan keluaran
tidak di’refresh’ secara berkala.
Charge Sharing
Ada satu cara yang lebih penting yang menyebabkan CL berkurang
muatannya dan menyebabkan vY turun di bawah VDD.
Perhatikan gambar 48(a) yang menunjukkan hanya Q1 dan Q2, bagian
atas dari PDN, dan transistor precharge Qp.
85
Gambar 34 (a) charge sharing. (b) penambahan transistor yang selalu ‘on’,
QL, menyelesaikan masalah charge sharing dengan kerugian adanya
disipasi daya statik
86
C1 adalah kapasitansi antara simpul bersama Q1 dan Q2 dengan ground.
Pada awal fasa evaluasi, setelah Qp ‘off’ dan CL terisi sampai VDD,
asumsikan CL dikosongkan dan masukan pada gate Q1 ‘tinggi’ dan masukan
pada gate Q2 ‘rendah’ Q1 akan ‘on’ dan arus drain-nya, iD1, akan mengalir
seperti yang ditunjukkan.pada gambar. Jadi iD1 akan mengosongkan CL dan
mengisi C1. iD1 akan berkurang sampai nol, CL akan kehilangan sebagian
muatannya yang akan ditransfer ke C1. Gejala ini disebut ‘charge sharing’.
87
Cascading Dynamic Logic Gates
Masalah serius muncul jika akan meng-kaskade-kan gerbang logika
dinamik.
88
Perhatikan gambar 35, dua gerbang dinamik dengan satu masukan
dihubungkan secara cascade. Selama fasa precharge, CL1 dan CL2 akan
diisi melalui Qp1 dan Qp2. Jadi pada akhir interval precharge vY1 = VDD dan
vY2 = VDD. Apa yang terjadi pada fasa evaluasi untuk kasus masukan A
tinggi. Keluaran Y1 ‘rendah’ (vY1 = 0 V) dan Y2 tinggi (vY2 = VDD).
Kenyataannya sedikit berbeda. Pada saat fasa evaluasi dimulai, Q1 ‘on’ dan
CL1 mulai dikosongkan. Pada waktu bersamaan Q2 ‘on’ dan CL2 juga mulai
dikosongkan. Hanya saja ketika vY1 turun di bawah Vtn akan menyebabkan
Q2 ‘off’. Sayangnya pada saat itu CL2 akan kehilangan jumlah muatan yang
cukup banyak dan vY2 akan berkurang dari harga yang diharapkan, VDD. Hal
ini cukup serius yang membuat masalah sederhana untuk men-cascade
gerbang menjadi tidak praktis.
91
Perhatikan gambar 37(a). Pada akhir precharge, X1 = VDD, Y1 = 0 V, X2 =
VDD dan Y2 = 0 V.
Asumsikan A ‘tinggi’ pada awal evaluasi. Jadi pada saat φ, kapasitor CL1
akan mulai proses pengosongan, menarik X1 turun. Bersamaan dengan itu,
masukan ‘rendah’ pada gate dari Q2 menjaga Q2 tetap ‘off’, dan CL2 tetap
terisi penuh. Ketika vX1 turun di bawah tegangan ambang dari inverter I1, Y1
akan naik dan Q2 ‘on’, yang akan mulai mengosongkan CL2 dan menarik X2
‘rendah’. Akibatnya Y2 akan naik ke VDD.
Dari penjelasan di atas terlihat bahwa karena keluaran dari gerbang domino
‘rendah’ pada awal evaluasi, tidak ada pengosongan kapasitor yang
prematur yang akan timbul karena gerbang yang di-cascade. Seperti pada
gambar 37(b), keluaran Y1 membuat transisi 0-ke-1 tPLH detik sesudah
‘rising edge’ dari clock. Akibatnya keluaran Y2 membuat transisi 0-ke-1
sesudah satu interval tPLH lainnya. Propagasi dari ‘rising edge’ melalui
gerbang yang di-cascade menyerupai domino yang jatuh satu persatu.
Logika domino CMOS ditemukan pada ‘address decoder’ pada ‘memory
chips’
92
Emitter Coupled Logic (ECL)
ECL adalah jenis rangkaian logika yang paling cepat. Kecepatan yang
tinggi ini diperoleh dengan:
- mencegah semua transistor memasuki daerah jenuh → mencegah waktu
tunda penyimpanan.
-menjaga simpangan logika yang relatif kecil (kira-kira 0,8 V atau kurang)
→ mengurangi waktu pengisian atau pengosongan kapasitansi beban atau
kapasitansi parasitik lainnya.
Prinsip Dasar
Jika vI > VR sebanyak 4VT (≈ 100 mV), hampir semua arus I melalui Q1.
Untuk α ≈ 1, vO1 = VCC – IRC. Pada saat yang sama arus yang melalui Q2
hampir nol, sehingga vO2 = VCC.
Sebaliknya, jika vI < VR sebanyak 4VT, hampir semua arus melalui Q2 dan
arus yang melalui Q1 hampir nol, sehingga vO1 = VCC dan vO2 = VCC – IRC.
Sebagai sebuah elemen logika, pasangan differential merealisasikan fungsi
inversi pada vO1 dan pada saat bersamaan memberikan sinyal keluaran
komplementari pada vO2.
94
Level logika keluaran: VOH = VCC dan VOL = VCC –IRC, sehingga simpangan
logika keluaran = IRC.
Catatan:
- Sifat rangkaian differential membuat rangkaian kurang sensitif terhadap
derau.
- Arus yang ditarik dari catu daya tetap konstan selama proses switching.
- Level logika keluaran keduanya merujuk ke VCC sehingga dapat dibuat
stabil dengan mengoperasikan rangkaian dengan VCC = 0, artinya
menggunakan catu daya negatif.
-Perlu disediakan beberapa cara untuk membuat level sinyal keluaran
kompatibel dengan sinyal pada masukan sehingga satu gerbang dapat
men-drive gerbang lainnya.
- Adanya keluaran komplementer menyederhanakan perancangan logika
dengan ECL.
Jenis ECL
- ECL 100K dengan karakteristik:
-.Waktu tunda gerbang pada orde 0,75 ns
- disipasi daya kira-kira40 mW/gerbang, untuk DP = 30 pJ. 95
ECL 10K dengan karakteristik:
.-Waktu tunda gerbang pada orde 2 ns
-disipasi daya kira-kira 25 mW/gerbang, untuk DP = 50 pJ.
Walaupun DP pada ECL 10K lebih tinggi daripada pada ECL 100K,
ECL 10K lebih mudah digunakan. Hal ini disebabkan oleh waktu naik
dan turun dari pulsa masukan dibuat panjang untuk mengurangi
‘crosstalk’ antara saluran sinyal yang berdekatan.
ECL disebut juga Current Mode Logic (CML) yang banyak digunakan
pada aplikasi VLSI.
Rangkaian gerbang dasar jenis ECL 10K terlihat pada gambar 39.
97
Satu sisi pada penguat differential terdiri dari transistor rujukan QR yang
base-nya terhubung ke tegangan rujukan VR. Sisi yang lain terdiri dari
beberapa transistor yang terhubung paralel, dengan base terpisah, dan
masing-masing terhubung pada gerbang masukan.
Jika tegangan yang terpasang pada A dan B pada level logika 0, kira-kira
0,4 V di bawah VR, QA dan QB akan ‘off’ dan arus IE akan mengalir melalui
QR. Akibatnya ada penurunan tegangan pada RC2, sehingga tegangan
collector QR ‘rendah’.
Jika tegangan yang terpasang pada A atau B pada level logika 1, kira-kira
0,4 V di atas VR, QA atau QB, atau dua-duanya akan ‘on’ dan arus IE akan
mengalir melalui QA atau QB atau dua-duanya dan arus mengalir melalui
RC1. Akibatnya ada penurunan tegangan pada RC1, sehingga tegangan
collector akan turun. Sementara itu, karena QR ‘off’, tegangan collector-nya
akan naik.
Jadi tegangan collector QR akan ‘tinggi’ jika A atau B atau dua-duanya
’tinggi’, sehingga pada Acollector
B AB
QR terealisasi fungsi logika A+B.
Sebaliknya, tegangan collector bersama dari QA dan QB akan ‘tinggi’ jika A
dan B secara bersamaan ‘rendah’. Jadi pada collector bersama QA dan QB
terealisasi fungsi logika 98
Jadi gerbang dua masukan pada gambar 39 merealisasikan fungsi OR dan
NOR. Tersedianya keluaran komplementer adalah keunggulan yang
penting pada ECL; hal ini menyederhanakan perancangan logika dan
mencegah penggunaan inverter tambahan yang akan menambah waktu
tunda.
Bagian ketiga dari rangkaian gerbang ECL terdiri dari dua emitter follower,
Q2 dan Q3. Emitter follower tidak mempunyai beban ‘on-chip’ karena pada
banyak aplikasi dari rangkaian logika kecepatan tinggi, gerbang keluaran
men-drive saluran transmisi yang berakhir pada sisi lain, seperti yang
terlihat pada gambar 40.
100
Voltage Transfer Characteristics.
101
Dalam analisa kita akan menggunakan karakteristik eksponensial iC – vBE
dari BJT. Karena BJT yang dipakai pada rangkaian ECL mempunyai area
yang kecil (agar mempunyai kapasitansi yang kecil, sehingga fT tinggi),
arus IS-nya kecil. Oleh karena itu asumsikan pada arus emitter = 1 mA,
transistor pada ECL mempunyai VBE = 0,75 V.
Kurva Transfer OR
Yang memberikan:
VIL = -1,32 – 0,115 = -1,435 V
VR VBE Q VEE
IE R
RE
1,32 0,75 5,2
0,779
4 mA
Gunakan harga ini untuk mendapatkan arus emitter Q2 dan lakukan iterasi
untuk menentukan harga estimasi tegangan base – emitter yang lebih
baik. Hasilnya adalah VBE2 = 0,79 V, pada kaitannya:
VOL ≈ -1,77 V
Pada harga tegangan keluaran ini, Q2 mencatu arus beban kira-kira 4,6
104
mA.
Untuk mendapatkan harga VOH asumsikan QR ‘off’. Jadi rangkaian untuk
menentukan VOH disederhanakan seperti pada gambar 43.
Asumsikan β2 = 100 menghasilkan VBE2 ≈ 0,83 V, IE2 = 22,4 mA dan
VOH ≈ -0,88 V.
105
Noise Margin
Jadi level logika keluaran berpusat pada titik tengah dari transisi
masukan. Keadaan ini adalah keadaan ideal dari sisi noise margin, dan ini
juga salah satu alasan memilih harga tegangan rujukan dan tegangan
catu.
106
Kurva Transfer NOR
Gambar 44. Karakteristik transfer vNOR versus vI untuk rangkaian ada gambar
43
Karakteristik transfer NOR terlihat pada gambar 44. Harga VIL dan VIH sama
dengan pada karakteristik transfer OR.
Untuk vI < VIL, QA ‘off’ dan tegangan keluaran vNOR dapat dihitung dengan
107
menganalisa rangkaian yang terdiri dari RC1, Q3, dan resistansi terminasi
Rangkaian identik dengan rangkaian pada gambar 43, hanya RC1 sedikit
lebih kecil dari RC2. Jadi tegangan keluaran lebih tinggi dari harga VOH yang
didapat sebelumnya. Dalam sketsa pada gambar 44 diasumsikan
tegangan keluaran mendekati VOH.
Untuk vI > VIH, QA ‘on’ dan melalukan semua arus bias, sehingga
rangkaian dapat disederhanakan seperti pada gambar 45. Rangkaian ini
mudah dianalisa untuk mendapatkan vNOR versus vI untuk vI ≥ VIH.
Gambar 45. Rangkaian untuk mendapatkan vNOR versus vI untuk selang vI >
VIH 108
Beberapa pengamatan:
Untuk vI = VIH menghasilkan tegangan keluaran sedikit lebih tinggi dari VOL.
Hal ini disebabkan karena RC1 dipilih lebih kecil dari RC2 supaya dengan vI
sama dengan harga normal logika 1, keluaran akan sama dengan VOH yang
didapat untuk keluaran OR.
Dengan vI melebihi VIH, transistor QA bekerja pada mode aktif dan rangkaian
pada gambar 45 dapat dianalisa untuk menghitung penguatan dari penguat,
yaitu kemiringan dari segmen yz dari karakteristik transfer.
Pada titik z, QA ‘jenuh’ Jika vI dinaikkan melebihi vI = VS akan menyebabkan
tegangan pada collector, vNOR, meningkat. Kemiringan pada segmen melebihi
titik z pada karakteristik transfer tidak lagi unity, kira-kira 0,5 karena QA
terdorong jauh ke daerah jenuh.
Fan-Out
1,77 5,2
Ketika sinyal masukan 69 ECL
IIL pada gerbang A rendah, arus masukan sama
50
dengan arus yang melalui resistor pull-down 50-kΩ. Jadi
109
Ketika sinyal masukan ‘tinggi’, arus masukan lebih tinggi,disebabkan oleh
arus base dari transistor masukan. Asumsikan β dari transistor sama
dengan 100
0,88 5,2 4
IIH 126 A
50 101
Harga kedua arus ini cukup kecil, digabungkan dengan resistansi keluaran
yang sangat kecil dari gerbang ECL, menjamin penurunan level sinyal
logika yang kecil yang disebabkan oleh arus masukan dari gerbang fan-out;
Akibatnya fan-out dari gerbang ECL tidak dibatasi oleh pertimbangan level
logika, tetapi oleh penurunan kecepatan rangkaian. Penurunan kecepatan
rangkaian disebabkan oleh bertambahnya kapasitansi beban dengan
semakin tingginya fan-out.
Kecepatan operasi diukur dengan waktu tunda dari gerbang dasarnya. dan
waktu naik dan turun dari bentuk gelombang keluarannya.
Catatan: karena rangkaian keluaran adalah emitter follower, waktu naik dari
sinyal keluaran lebih pendek dari waktu turunnya.
110
Hal ini disebabkan pada tepi naik (rising edge) dari pulsa keluaran emitter
follower, arus keluaran diperlukan untuk mengisi kapasitansi beban dan
kapasitansi parasitik, Sebaliknya pada saat sinyal pada base dari emitter
follower ‘turun’, emitter follower ‘off’ dan kapasitansi beban dikosongkan
melalui kombinasi resistansi beban dan resistansi pull-down.
Untuk memperoleh keuntungan penuh dari kecepatan operasi ECL, harus
diperhatikan cara interkoneksi berbagai gerbang logika dalam sistem.
Disipasi Daya
Karena sifat penguat differential dari ECL, arus gerbang tetap konstan dan
hanya dikendalikan dari satu sisi ke sisi lain dari gerbang tergantung dari
sinyal masukan. Jadi arus catu dan disipasi daya dari gerbang ECL yang
tidak terterminasi tetap konstan tidak tergantung dari status logika dari
gerbang. Jadi tidak ada tegangan spike pada saluran catu.
Efek Termal
Titik tengah dari simpangan keluaran bervariasi dengan suhu pada ‘rate’
yang sama seperti pada tegangan rujukan.
111
Jadi,walaupun besaran noise margin tinggi dan rendah berubah terhadap
suhu, nilainya tetap sama.
Ini salah satu keuntungan ECL.
Kemampuan Wired-OR