MENGGAMBAR HASIL PENYEDERHANAAN FUNGSI LOGIKA DENGAN GERBANG DIGITAL

Hasil dari penyederhanaan suatu fungsi logika dapat terlihat jelas melalui simbol gerbang-gerbang logika (gerbang
digital). Sebelum proses penyederhanaan yang dilakukan dengan metode Aljabar atau dengan metode Karnaugh
Map, gerbang-gerbang digital terlihat lebih banyak dan lebih komplek, setelah disederhanakan akan diperoleh
kombinasi gerbang digital baru yang lebih sederhana. Dengan demikian jika hal ini diimplementasikan pada sebuah
rangkaian elektronika digital yang dibentuk dari IC logika jenis TTL (Transistor Transistor Logic) atau jenis CMOS
(Compelementary Metal Oxide Semiconductor), maka akan menghemat penggunaan komponen IC (Integrated
Circuit) tersebut sehingga dapat menekan biaya.

Gerbang-gerbang logika dasar yang sering digunakan sebagai implementasi dari penyederhanaan fungsi logika
adalah gerbang AND, NOT, dan OR. Adapun gerbang-gerbang (Gates) logika lain adalah kombinasi dri gerbang-
gerbang tersebut, misalnya:

1. NAND Gate : Kombinasi gerbang AND dan NOT

2. NOR Gate : Kombinasi gerbang OR dan NOT
3. X-OR : Kombinasi gerbang AND, OR, dan NOT
4. X-NOR : Kombinasi gerbang X-OR dan NOT

Setiap gerbang logika mempunyai karakteristik, simbol, dan tabel kebenaran (truth table) masing-masing sesuai
dengan logic 0 dan logic 1 yang dijadikan input.

1. AND Gate : Output akan 0 jika salah satu input ber-logic 0. Output merupakan perkalian dari input,
misalnya A AND B maka output akan ditulis A.B atau tanpa titik (AB)

2. NAND Gate : Output akan 1 jika salah satu input ber-logic 0. Output merupakan kebalikan dari hasil
perkalian input, misalnnya A NAND B maka output akan ditulis (A.B)' atau (AB)'

3. OR Gate : Output akan 1 jika salah satu input ber-logic 1. Output merupakan penjumlahan input, misalnya
A OR B maka output akan ditulis A+B

4. NOR Gate : Output akan 0 jika salah satu input ber-logic 1. Output merupakan kebalikan dari hasil
penjumlahan input, misalnya A NOR B maka output akan ditulis (A+B)'

5. NOT : Output merupakan kebalikan dari input, misalnya NOT A maka output akan ditulis A'

6. X-OR Gate (Exclusive OR) : Output akan 0 jika kedua input ber-logic sama. Gerbang ini merupakan
komparator dan ditulis dengan tanda plus di dalam lingkaran, misalnya A XOR B maka output akan ditulis
AB

7. X-NOR Gate (Exclusive NOR) : Output akan 1 jika kedua input ber-logic sama. Gerbang ini adalah
kebalikan dari komparator, misalnya A XNOR B maka output akan ditulis (AB)'

CONTOH MASALAH

Sederhanakan fungsi logika berikut, gambarkan rangkaian gerbang logika dasar sebelum dan sesudah
penyederhanaan, kemudian buat kesimpulannya!
 1. F = AB' + A'B + AB (dua variabel)
2. F = ABC + A'BC + AB'C (tiga variabel)
3. F = A'B'C'D + A'BC'D + A'B'CD (empat variabel)

PENYELESAIAN

1. F = AB' + A'B + AB (dua variabel)

Gambar rangkaian gerbang logika sebelum disederhanakan

Tabel kebenaran sebelum disederhanakan

Penyederhanaan dengan Aljabar

F = AB' + A'B + AB

= A (B'+B) + A'B

= A (1) + AB

= A + A'B

=A+B

Penyederhanaan dengan Karnaugh Map

F = AB' + A'B + AB
F=A+B

Gambar rangkaian gerbang logika setelah disederhanakan

Tabel Kebenaran setelah disederhanakan

2. F = ABC + A'BC + AB'C (tiga variabel)

Gambar rangkaian gerbang logika sebelum disederhanakan

Tabel kebenaran sebelum disederhanakan

Penyederhanaan dengan Aljabar

F = ABC + A'BC + AB'C

= (A+A') BC + AB'C

= (1) BC + AB'C

= BC + AB'C

= (B+AB') C

= (B+A) C

= BC + AC

Penyederhanaan dengan Karnaugh Map

F = BC + AC
Gambar rangkaian gerbang logika setelah disederhanakan

Tabel Kebenaran setelah disederhanakan

F = AB'CD + ABCD' + ABCD (empat variabel)

Gambar rangkaian gerbang logika sebelum disederhanakan

Tabel kebenaran sebelum disederhanakan

Penyederhanaan dengan Aljabar

F = AB'CD + ABCD' + ABCD

= AB'CD + ABC (D'+D)

= AB'CD + ABC (1)

= AB'CD + ABC

= AC (B'D+B)

= AC (B+D)

= ABC + ACD
Penyederhanaan dengan Karnaugh Map

F = ABC + ACD

Gambar rangkaian gerbang logika setelah disederhanakan

Tabel Kebenaran setelah disederhanakan

Kesimpulan Output yang dihasilkan dari setiap hasil penyederhanaan fungsi logika Boolean akan sama dengan
output sebelum fungsi tersebut disederhanakan. Hal ini terlihat jelas pada Tabel kebenaran (Truth Table). Namun
demikian susunan gerbang logika setelah proses penyederhaan akan lebih sedikit (lebih sederhana).