22/01/2019

Clock

Rangkaian Logika
Sekuensi Clock

(FLIP- FLOP)
Digital System – Week 14
(Timothy John .P, ST., M.Kom.)
 Operasi system digital terjadi pada pulsa clock bertransisi dari 0
ke 1 atau dari 1 ke 0.
 Transisi 0-ke-1:sisi naik (rising edge);
Transisi 1-ke-0: sisi jatuh (falling edge)

FLIP - FLOP RS FLIP-FLOP

 Merupakan suatu rangkaian digital yang  Rangkaian R-S Flip-Flop dengan 2 buah gerbang NOR :
mempunyai 2 (dua) buah output yang satu R Q
sama lain mempunyai keadaan output yang
berbeda.
Q
 Jenis – Jenis Flip – Flop : S

1. RS Flip-flop (RS-FF)
2. T Flip-flop (T-FF) Tabel Kebenaran :
3. D Flip-flop (D-FF) S R Q Q
4. JK Flip-flop (JK-FF) 0 0 Q Q  Keadaan memori
0 1 0 1  Keadaan reset
1 0 1 0  Keadaan set
1 1 0 0  Keadaan illegal

Cont…
Cont…
RS-FF mempunyai 4 kemungkinan keadaan output yaitu :
 Rangkaian R-S Flip-Flop dengan 2 buah gerbang NAND :  Keadaan Set

R  apabila keadaan output Q = 1 dan Q = 0

Q
 Keadaan Reset
 apabila keadaan output Q = 0 dan Q = 1
Q  Keadaan memori
S
 apabila keadaan outputnya sama dengan keadaan
output sebelumnya (mempertahankan keadaan set atau
Tabel Kebenaran : reset)
 Keadaan illegal
S R Q Q
 Keadaan ini tidak diinginkan karena kedua output
0 0 1 1  Keadaan illegal mempunyai keadaan logika yang sama
0 1 0 1  Keadaan reset
1 0 1 0  Keadaan set
1 1 Q Q  Keadaan memori

1
 22/01/2019

Tabel Kebenaran:

R-S-T FLIP-FLOP
T Flip-Flop
Rangkaian :
S
Q
Q
Q
T

Q
R

Tabel Kebenaran :
T S R Q Q
0 X X Q Q
1 0 0 Q Q
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1

D FLIP-FLOP D FLIP-FLOP (CONT…)

 Kelemahan RS flip-flop  adanya keadaan ilegal.
 Untuk mengatasi hal tersebut RS flip-flop dikembangkan
menjadi D flip flop yang hanya memiliki keadaan set, Q1 Q2
reset dan memori. Preset
SET
D Q
 Rangkaian dan tabel kebenaran D Flip-flop : D1 D
SET
Q D2 D
SET
Q

T D Q Q CLR Q Q Q1 Q Q2
D CLR CLR

Q
0 X Q Q Clear
T Clock
1 0 0 1
Q
1 1 1 0

Q n 1

J-K FLIP-FLOP
 Pada J-K flip-flop selain terdapat keadaan set, reset, dan
REGISTER
memori, terdapat keadaan baru yang disebut keadaan toggle
yaitu suatu keadaan output flip-flop yang merupakan  Register memori 4 bit yang terdiri dari 4
komplemen dari keadaan output sebelumnya. buah D FF.
 Berikut ini rangkaian dan tabel kebenaran untuk J-K flip-flop
yang aktif selama input T (clock) berlogika 1.

T J K Qnn1
Q Q n1
 Data input dimasukkan secara paralel
K
Q
0 X X Qn Qn
pada terminal A, B, C, dan D.
T
1 0 0 Qn Qn
Q 1 0 1 0 1
J
1 1 0 1 0
 Data pada input akan di transfer ke output
1 1 1 Qn Qn setiap ada pulsa clock secara paralel juga.

2
 22/01/2019

REGISTER MACAM-MACAM REGISTER:

1. REGISTER SISO (Serial Input Serial Output)
 Susunan register memori 4-bit dengan DFF:
Q1 Q2 Q3 Q4

Word in (SI)
1 4 1 4 1 4 1 4
J Q J Q J Q J Q
2 2 2 2
CLK CLK CLK CLK
3 5 3 5 3 5 3 5
K Q K Q K Q K Q
Clock FF1 FF2 FF3 FF4

Tabel Kebenaran (Misal masuknya 1101)

Clock ke Word in Q1 Q2 Q3 Q4
0 0 0 0 0 0
1 1 1 0 0 0
2 0 0 1 0 0
3 1 1 0 1 0
4 1 1 1 0 1

REGISTER SIPO (Serial Input REGISTER PIPO (Paralel Input

Paralel Output) dan Paralel Output)
Data load
1
D Q
3 1
D Q
3 1
D Q
3 1
D Q
3 QD QC QB QA
2 2 2 2
CLK CLK CLK CLK
Clock DFF1 DFF2 DFF3 DFF4
DFF2 DFF2 DFF2 DFF2
Read Out 1
D Q
3 1
D Q
3 1
D Q
3 1
D Q
3

2 2 2 2
CLK CLK CLK CLK
R R R R
Reset
Clock
A B C D
D3 D2 D1 D0
Tabel Kebenaran TABEL KEBENARAN:

Read Out Clock Input Q1 Q2 Q3 Q4 A B C D

Clock D1 D2 D3 D4 QD QC QB QA
0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0
0 1 1
0 2 1 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 0 1
0 3 0 0 1 1 0 0 0 0 0
2 1 0 0 1 1 0 0 1
1 0 1 1 0 0 0 0
0 4 1
3 0 0 0 1 0 0 0 1
1 1 0 1 1 1 0 1 1

REGISTER PISO (Paralel Input Serial COUNTER

Output) A B C D
• Counter (pencacah)  suatu peranti elektronik yang digunakan atau
dapat digunakan untuk menghitung jumlah pulsa yang masuk melalui
inputnya.
• Mencacah dapat diartikan menghitung, hampir semua sistem logika
Data
load menerapkan pencacah. Komputer digit menerapkan pencacah guna
mengemudikan urutan dan pelaksanaan langkah – langkah dalam
program. Fungsi dasar pencacah adalah untuk “mengingat” berapa
banyak pulsa detak yang telah dimasukkan kepada masukkan;
DFF2 DFF2 DFF2 DFF2 Serial
1
D Q
3 1
D Q
3 1
D Q
3 1
D Q
3
Out sehingga pengertian paling dasar pencacah adalah system memori.
2 2 2 2
CLK CLK CLK CLK
R R R R
Clock
2 jenis pencacah:
TABEL KEBENARAN 1. Pencacah sinkron (syncronous counters) atau pencacah jajar.
Data IC Preset Reset 2. Pencacah tak sinkron (asyncronuous counters) yang kadang-kadang
0 1 1 0 disebut juga pencacah deret (series counters) atau pencacah kerut
1 1 0 1 (rippIe counters).
0 0 1 1
1 0 1 1

3
 22/01/2019

MACAM PENCACAH MACAM PENCACAH

1. Pencacah Sinkron:
2. Pencacah tak sinkron terdiri dari 4
 Pencacah maju sinkron yang berjalan terus
macam yaitu:
(Free Running).
 Pencacah maju tak sinkron yang berjalan
 Pencacah maju sinkron yang dapat berhenti
terus (Free Running).
sendiri (Self Stopping).
 Pencacah maju tak sinkron yang dapat
 Pencacah mundur sinkron.
berhenti sendiri (Self Stopping).
 Pencacah maju dan mundur sinkron (Up-
 Pencacah mundur tak sinkron.
down Counter).
 Pencacah maju dan mundur tak sinkron (Up-
down Counter).

CONTOH PENCACAH: CONTOH PENCACAH:

1. Pencacah maju tak sinkron yang 2. Pencacah mundur tak sinkron
menggunakan 4 buah JK-FF: QA(LSB) QB QC QD(MSB)
QA(LSB) QB QC QD(MSB)
1 4 1 4 1 4 1 4
J Q J Q J Q J Q
Clock 2 2 2 2
1 4 1 4 1 4 1 4 CLK CLK CLK CLK
J Q J Q J Q J Q 3 5 3 5 3 5 3 5
K AQ K BQ K CQ K DQ
2 2 2 2
CLK CLK CLK CLK Tabel kebenaran
3 5 3 5 3 5 3 5
K AQ K BQ K CQ K DQ Clock QD QC QB QA Desimal
Atau
Tabel kebenaran 0 1 1 1 1 15
QA(LSB) QB QC QD(MSB)
1 1 1 1 0 14
2 1 1 0 1 13
QD QC QB QA 1 4 1 4 1 4 1 4
Clock Desimal J Q J Q J Q J Q 3 1 1 0 0 12
MSB LSB
Diagram waktu Clock 2
CLK
2
CLK
2
CLK
2
CLK 4 1 0 1 1 11
0 0 0 0 0 0 3
K AQ
5 3
K BQ
5 3
K
5 3 5 5 1 0 1 0 10
1 0 0 0 1 1 CQ K DQ
Clock 6 1 0 0 1 9
2 0 0 1 0 2
3 0 0 1 1 3 7 1 0 0 0 8
QA 4 0 1 0 0 4 8 0 1 1 1 7
5 0 1 0 1 5 Diagram waktu 9 0 1 1 0 6
6 0 1 1 0 6
QB 10 0 1 0 1 5
7 0 1 1 1 7
8 1 0 0 0 8 Clock 11 0 1 0 0 4
QC 9 1 0 0 1 9 QA 12 0 0 1 1 3
10 1 0 1 0 10 13 0 0 1 0 2
11 1 0 1 1 11 QB
QD 12 1 1 0 0 12
14 0 0 0 1 1
QC 15 0 0 0 0 0
13 1 1 0 1 13
14 1 1 1 0 14 QD 16 1 1 1 1 15
15 1 1 1 1 15

CONTOH PENCACAH: CONTOH PENCACAH:

3. Pencacah Maju dan Mundur Sinkron:  Pencacah Johnson
A B C D
 Pencacah lingkar
1 4 1 4 1 4 1 4
A B C D J Q J Q J Q J Q
Tabel kebenaran 2
CLK
2
CLK
2
CLK
2
CLK
3 5 3 5 3 5 3 5
Clock D C B A K Q K Q K Q K Q

0 0 0 0 0 Clock JKFFC JKFFC JKFFC JKFFC

1 0 0 0 1
1 4 1 4 1 4 1 4 2 0 0 1 0
J Q J Q J Q J Q
3 0 1 0 0
2 2 2 2 4 1 0 0 0 Tabel kebenaran
CLK CLK CLK CLK 5 0 0 0 1
Clock D C B A
3 5 3 5 3 5 3 5
K Q K Q K Q K Q 0 0 0 0 0
1 0 0 0 1
Clock JKFFC JKFFC JKFFC JKFFC 2 0 0 1 1
3 0 1 1 1
4 1 1 1 1
5 1 1 1 0
6 1 1 0 0
7 1 0 0 0
8 0 0 0 0