LAPORAN PRAKTIKUM ELEKTRONIKA ANALOG KE-1

KARAKTER & PARAMETER JFET

DISUSUN OLEH:
DHEA SETIAWATI
2110501003
02

JURUSAN TEKNIK ELEKTRO

FAKULTAS TEKNIK
UNIVERSITAS TIDAR
2023
 LAPORAN
PRAKTIKUM ELEKTRONIKA ANALOG

Diisi Mahasiswa Praktikan

Nama Praktikan Dhea Setiawati

NPM 2110501003

Rombel 02

Judul Praktikum Karakter & Parameter JFET

Tanggal Praktikum 10 Februari 2023

Diisi Asisten Praktikum

Tanggal Diterima

Catatan

PENGESAHAN NILAI
Diperiksa oleh : Disahkan oleh :
Asisten Praktikum Dosen Pengampu

Naufal Hammam Dwi Novianto, S.Pd., M.Eng.

LABORATORIUM JURUSAN TEKNIK ELEKTRO

FAKULTAS TEKNIK

UNIVERSITAS TIDAR
2022
I. TUJUAN PERCOBAAN
Dalam percobaan ini diharapkan mahasiswa diharapkan dapat memahami
karakter dan parameter dari JFET dengan melakukan perhitungan menggunakan
teorinya, dan pembuktian dari teori tersebut dengan mencobanya melalui simulasi dan
pengukuran secara langsung.

II. DASAR TEORI

JFET adalah komponen tiga terminal yang salah satu terminal digunakan untuk
mengontrol arus antara dua terminal lainnya. JFET terdapat dua jenis, yaitu kanal-P
dan kanal-N, seperti transistor yang terdapat jenis PNP dan NPN.

Gambar 1. Kontruksi JFET kanal N

Kontruksi dasar komponen JFET kanal-N seperti pada Gambar 1 terlihat
bahwa Sebagian besar dari strukturnya terbuat dari bahan tipe-N yang membentuk
kanal. Bagian atas kanal dihubungkan dengan terminal yang disebut Drain (D) dan
bagian bawah terminal dihubungkan dengan Source (S). Pada sisi kiri dan sisi kanan
dari kanal-N dimasukkan bahan tipe P yang dihubungkan secara bersama-sama ke
terminal Gate (G).
Pada saat semua terminal belum diberi tegangan bias dari luar, maka pada
persambungan P dan N pada kedua gate terdapat daerah pengosongan. Pada daerah
pengosongan tidak terdapat pembawa muatan bebas, sehingga tidak mendukung aliran
arus sepanjang kanal.

Gambar 2. Kanal N dengan VGS =0 dan VDS >0

 Ketika antara terminal D dan S diberi tegangan positif (VDS = positif) dan
antara terminal G dan S diberi tegangan nol (VGS = 0), maka persambungan antara G
dan D mendapatkan bias negatif, sehingga daerah pengkosongan semakin melebar.
Sedangkan persambungan antara G dan S daerah pengosongannya tetap seperti semula
pada saat tidak ada bias. Untuk membuat VGS = 0 dapat dilakukan dengan
menghubungkan terminal G dan terminal S. gambar 2
Dengan adanya VDS bernilai positif, maka electron dari S akan mengalir
menuju D melewati kanal N, karena kanal-N tersedia banyak pembawa muatan
mayoritas berupa electron. Arus listrik pada drain (ID) mengalir dari sumber VDS dan
arus pada source (IS) menuju sumber. Aliran elekron melewati celah yang disebabkan
oleh daerah pengosongan sebelah kiri dan kanan.

Gambar 3. Kurva hubungan ID dan VDS

Pada kondisi diatas aliran elektron sepenuhnya hanya tergantung pada
resistansi kanal antara S dan D. pada saat ini hubungan arus ID dan VDS masih
mengikuti hukum ohm. Apabila tegangan VDS diperbesar lagi hingga beberapa volt,
maka persambungan G dan D semakin besar mendapat tegangan bias mundur,
sehingga daerah pengosongan semakin melebar.

Gambar 4. JFET kanal N dengan VGS = 0 dan VDS =Vp

Ketika VGS diberi tegangan negatif, misalnya sebesar VGS = -1 Volt, maka
bias mundur untuk persambungan G-S maupun G-D semakin besar, sehingga daerah
pengosongan semakin melebar. Dengan demikian untuk mencapai kondisi pinch-off
(kedua sisi daerah pengosongan bersentuhan) diperlukan tegangan VDS lebih kecil.
Arus ID akan mencapai titik jenuh (maksimum) pada tegangan VDS yang lebih kecil.
Namun perlu di ingat arus bahwa arus jenuh pada VGS bukan nol Namanya bukanlah
IDDS.
Symbol JFET untuk kanal-N dan kanal-P ditunjukkan seperti pada Gambar 3
(a) dan (b). pada symbol tersebut, arah tanda panah pada gate merupakan arah arah
arus pada persambungan seandainya diberikan bias maju. Akan tetapi daerah kerja
JFET adalah bila persambungan tersebut diberi bias mundur. Oleh karena itu, arus gate
IG adalah nol (sangat kecil) dan akibatnya resistansi input dari JFET adalah tinggi
sekali (dalam orde puluhan mega Ohm).

(a)

(b)
Gambar 5. Simbol JFET (a) kanal-N (b) kanal-P
Pada resistor bipolar hubungan antara arus output IC dan arus input yang
mengendalikan IB dianggap linier, yakni: IC = = Βib. Akan tetapi, pada JFET
hubungan antara arus output ID dengan tegangan input yang mengendalikan VGS
tidak linier, yakni ditentukan dengan persamaan Shockley:

Dengan persamaan Shockley tersebut dapat dibuat karakteristik transfer JFET.

Karakteristik transfer Jfet merupakan hubungan antara arus drain ID dengan tegangan
gate-sources VGS setelah tercapai titik pinch-off. Meskipun dibuat dengan harga VDS
konstan, tetapi sebenarnya kurva karakteristik transfer ini tidak bergantung dari nilai
VDS. Hal ini karena setelah mencapai titik pinch-off, arus ID tetap konstan meskipun
tegangan VDS dinaikkan.
III. METODE PELAKSANAAN
A. Alat dan Bahan:
Tabel 1. Alat dan Bahan Zero Bias JFET
No Barang Spesifikasi Jumlah
1 Project Board - 1
2 Potensiometer 1K 1
3 Resistor 750R, 560R & 10K @1
4 PSU Variable tegangan ganda 1
5 JFET 2N5459 / 2N5458 1
6 Multimeter Terdapat Ampere meter skala μA 1
7 Kabel Jumper tunggal secukupnya

B. Langkah Kerja
Percobaan 1:
1. Siapkan alat dan bahan
2. Susunlah rangkaian di bawah ini pada project board

Gambar 6. Zero Bias pada JFET

3. Ukur parameter Zero Bias dan masukkan hasil pengukuran sesuai dengan table
Zero Bias
4. Tulis rumus perhitungan hasil dari ID, VDS, dan VRD + RPOT pada salah satu nilai
RD + RPOT.
5. Temukan pinch voltage sesuai dengan hasil pengukuran yang dilakukan
6. Buatlah kesimpulan dari hasil percobaan yang dilakukan
 Percobaan 2:

1. Siapkan alat dan bahan

2. Susunlah rangkaian reserve bias JFET seperti pada gambar di bawah ini

Gambar 7. Reserve Bias JFET

3. Ubahlah nilai VGS menjadi ID = 0, kemudian ukur parameter yang telah
disediakan pada tabel Parameter Reserfe Bias JFET
4. Tulislah rumus perhitungan hasil dari ID, VDS, dan VRD pada salah satu nilai
VGS
5. Temukan VGS(off) dari hasil percobaan
6. Buatlah kesimpulan dari percobaan yang dilakukan

IV. HASIL DAN PEMBAHASAN

Rangkaian percobaan 1:
Tabel 2. Parameter Zero Bias

𝑅 +𝑅 Teori Simulasi Praktikum

𝐷 𝑃𝑂𝑇
(Ω) 𝐼D 𝑉DS 𝑉 𝐼 (A) 𝑉DS 𝑉 𝐼 (A) 𝑉DS 𝑉
𝑅 +𝑅 𝐷 𝑅 +𝑅 𝐷 𝑅 +𝑅
Boleh (A) (V) 𝐷 (V) 𝐷 (V) 𝐷 𝑃𝑂𝑇

divariasi 𝑃𝑂𝑇 𝑃𝑂𝑇 (V)

kan (V) (V)
sendiri
10mA 7,5 V 7,5V 10 mA 7,49 V 7,51 V 9,7 mA 7,1 V 7,3 V
750
10mA 6,5 V 8,5 V 10 mA 6,49 V 8,51 V 9,7 mA 6,4 V 8,6 V
750+100
10mA 5,5 V 9,5 V 10 mA 5,49 V 9,5 V 9,7 mA 5,2 V 9,3 V
750+200
10mA 5V 10 V 10 mA 4,49 V 10 V 9,7 mA 4V 9,8 V
750+300
10mA 2,5 V 12,5 V 10 mA 2,5 V 12,5 V 9,7 mA 2,3 V 12,1 V
750+500
Dari tabel tersebut diperoleh data teori sehingga perhitungannya seperti dibawah ini:
IDSS = 9 × 10−3 𝐴 yaitu sesuai pada datasheet 2n5459

1) 𝑉𝑅𝐷 = 𝐼𝐷𝑆𝑆 × 𝑅𝐷 𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝑉𝑅𝐷

= 9 × 10−3 × 750 = 15 − 9,5
= 7,5 𝑉 = 5,5 𝑉
𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝑉𝑅𝐷
= 15 − 7,5 4) 𝑉𝑅𝐷 = 𝐼𝐷𝑆𝑆 × 𝑅𝐷
= 7,5 𝑉 = 9 × 103 × 1000
= 10 𝑉
2) 𝑉𝑅𝐷 = 𝐼𝐷𝑆𝑆 × 𝑅𝐷 𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝑉𝑅𝐷
= 9 × 10−3 × 850 = 15 − 10
= 8,5 𝑉 =5𝑉
𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝑉𝑅𝐷
= 15 − 8,5 5) 𝑉𝑅𝐷 = 𝐼𝐷𝑆𝑆 × 𝑅𝐷
= 6,5 𝑉 = 9 × 103 × 1250
= 12,5 𝑉
3) 𝑉𝑅𝐷 = 𝐼𝐷𝑆𝑆 × 𝑅𝐷 𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝑉𝑅𝐷
= 9 × 10−3 × 950 = 15 − 12,5
= 9,5 𝑉 = 2,5 𝑉

Analisa:

Dari data tabel dan perhitungan diatas dapat dianalisis bahwa dari hasil perhitungan,
simulasi, dan praktikum memiliki hasil yang berbeda-beda. Karena pada saat praktikum
menggunakan JFET 2n5458 sedangkan pada saat melakukan perhitungan dan simulasi
menggunakan JFET 2n5459. Hal tersebut terjadi karena pada simulasi menggunakan
software proteus tidak ada JFET 2n5458 dan pada saat praktikum di laboratorium
komponen yang tersedia hanya JFET 2n5458 sehingga itu yang bisa digunakan. Pada saat
melakukan praktikum yaitu menggunakan resistor tetap yaitu 750Ω dan menggunakan
resistor variabel berupa potensiometer bernilai 1kΩ. Jika nilai pada resistor terlalu tinggi
maka akan merosot pada arus dan tegangannya karena tidak sesuai kapasitansinya, maka
apabila nilai hambatannya semakin tinggi maka tegangangannya akan semakin tinggi lagi
tetapi arusnya akan semakin rendah.
 Rangkaian percobaan 2:
Tabel 3. Parameter Reverse Bias JFET

VGS (V) Teori Simulasi Praktikum

Boleh
divariasi 𝐼D 𝑉DS 𝑉RD 𝐼D 𝑉DS 𝑉RD 𝐼 (A) 𝑉DS 𝑉RD
(A) (V) (V) 𝐷 (V)
kan (V) (A) (V) (V)
sendiri

8 mA 10,2 V 4,48V 10 mA 9,4 V 5,60 V 7 mA 9,2 V 5V

0
7,8 mA 10,64V 4,36 V 7,95mA 10,5 V 4,45 V 7 mA 9,9 V 4,1 V
0,1
7,6mA 10,75 V 4,25V 6,33mA 11,5 V 3,55 V 5,1 mA 10,1 V 3,1 V
0,2
7,4 mA 10,86V 4,14 V 4,91mA 12,3 V 2,75 V 3 mA 11 V 2V
0,3
7,22mA 11 V 4,0 V 3,66 mA 13,0 V 2,0 V 2 mA 12,8 V 1,8V
0,4

Dari tabel tersebut diperoleh data teori sehingga perhitungannya seperti dibawah ini:
IDSS = 8 × 10−3 𝐴 dan 𝑉𝐺𝑆 (𝑂𝐹𝐹) = 8 𝑉 yaitu sesuai pada datasheet 2n5459

1) 𝑉𝐺𝑆 = 0 𝑉 0,1 2
= 8 (1 − )
8
𝑉𝐺𝑆 2
𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉 ) = 7,8 𝑚𝐴
𝐺𝑆 𝑂𝐹𝐹

0 2 𝑉𝑅𝐷 = 560 × 𝐼𝐷
= 8 (1 − 8)
= 560 × 7,8
= 8 𝑚𝐴
= 4,36 𝑉
𝑉𝑅𝐷 = 560 × 𝐼𝐷
𝑉𝐷𝑆 = 𝑉𝐶𝐶 − 𝑉𝑅𝐷
= 560 × 8
= 15 − 4,36
= 4,48 𝑉
= 10,64 𝑉
𝑉𝐷𝑆 = 𝑉𝐶𝐶 − 𝑉𝑅𝐷

= 15 − 4,48
3) 𝑉𝐺𝑆 = 0,2 𝑉
= 10,52 𝑉
𝑉𝐺𝑆 2
𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉 )
𝐺𝑆 𝑂𝐹𝐹

2) 𝑉𝐺𝑆 = 0,1 𝑉 0,2 2

= 8 (1 − )
8
𝑉𝐺𝑆 2
𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉 ) = 7,6 𝑚𝐴
𝐺𝑆 𝑂𝐹𝐹
 𝑉𝑅𝐷 = 560 × 𝐼𝐷 𝑉𝐷𝑆 = 𝑉𝐶𝐶 − 𝑉𝑅𝐷

= 560 × 7,6 = 15 − 4,14

= 4,25 𝑉 = 10,86 𝑉

𝑉𝐷𝑆 = 𝑉𝐶𝐶 − 𝑉𝑅𝐷

= 15 − 4,25 5) 𝑉𝐺𝑆 = 0,4 𝑉

2
= 10,75 𝑉 𝑉𝐺𝑆
𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉 )
𝐺𝑆 𝑂𝐹𝐹

0,4 2
= 8 (1 − )
8
4) 𝑉𝐺𝑆 = 0,3 𝑉

2 = 7,22 𝑚𝐴
𝑉𝐺𝑆
𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉 )
𝐺𝑆 𝑂𝐹𝐹
𝑉𝑅𝐷 = 560 × 𝐼𝐷
0,3 2
= 8 (1 − ) = 560 × 7,22
8

= 7,4 𝑚𝐴 = 4,0 𝑉

𝑉𝑅𝐷 = 560 × 𝐼𝐷 𝑉𝐷𝑆 = 𝑉𝐶𝐶 − 𝑉𝑅𝐷

= 560 × 7,4 = 15 − 4,0

= 4,14 𝑉 = 11 𝑉

Analisa:

Dari data tabel dan perhitungan diatas dapat dianalisis bahwa dari hasil perhitungan,
simulasi, dan praktikum memiliki hasil yang berbeda-beda. Karena pada saat praktikum
menggunakan JFET 2n5458 sedangkan pada saat melakukan perhitungan dan simulasi
menggunakan JFET 2n5459. Hal tersebut terjadi karena pada simulasi menggunakan
software proteus tidak ada JFET 2n5458 dan pada saat praktikum di laboratorium
komponen yang tersedia hanya JFET 2n5458 sehingga itu yang bisa digunakan. Pada saat
melakukan praktikum ini yaitu jika nilai 𝑉𝐺𝑆 terus bertambah maka nilai dari 𝐼𝐷 akan
menurun sedangkan nilai dari 𝑉𝑅𝐷 dan 𝑉𝐷𝑆 akan ikut bertambah.

V. KESIMPULAN
Pada praktikum kali ini saat hasil perhitungan dan simulasi berbeda dengan hasil
saat pngukuran karena hal ini menggunakan JFET yang berbeda. Pada perhitungan dan
simulasi menggunakan JFET 2n5459 sedangkan pada saat pengukuran menggunakan
JFET 2n5458 hal tersebut karena menyesuaikan dengan bahan yang tersedia saat
praktikum di laboratorium.

Pada percobaan zero bias dapat disimpulkan jika nilai pada resistor terlalu tinggi
maka akan merosot pada arus dan tegangannya karena tidak sesuai kapasitansinya, maka
apabila nilai hambatannya semakin tinggi maka tegangangannya akan semakin tinggi lagi
tetapi arusnya akan semakin rendah.

Pada percobaan reverse bias dapat disimpulkan jika nilai 𝑉𝐺𝑆 terus bertambah maka
nilai dari 𝐼𝐷 akan menurun sedangkan nilai dari 𝑉𝑅𝐷 dan 𝑉𝐷𝑆 akan ikut bertambah.

VI. REFERENSI

Surjono, Herman Dwi. 2008. Elektronika Analog. Yogyakarta: Cerdas Ulet

Kreatif.
Zohandry.2016.Elektronika dasar 1.Jakarta:Kencana
Dosen Prodi Teknik Listrik Politeknik Bosowa. Elektronika Analog. Makassar:
Politeknik Bosowa

LAMPIRAN

Gambar 8. Pengukuran arus rangkaian 1

Gambar 9. Pengukuran tegangan rangkaian 1

Gambar 10. Pengukuran tegangan rangkaian 2

Gambar 11. Pengukuran arus rangkaian 2

Gambar 12. Simulasi rangkain 1

Gambar 13. Simulasi rangkain 2