Modul Sistem Digital-1-1
Modul Sistem Digital-1-1
SISTEM DIGITAL
DisusunOleh:
FAKULTAS TEKNIK
2015
TATA TERTIB DAN TATA LAKSANA PRAKTIKUM
TATA TERTIB
TATA LAKSANA :
Total 100
Total 100 %
TUJUAN
1. Mahasiswa dapat memahami cara kerja gerbang logika dasar AND, OR, NOT,
NAND, NOR, dan XOR.
2. Mahasiswa dapat memahami fungsi logika dan tabel kebenarannya.
DASAR TEORI
1. Gerbang AND
Rangkaian AND dinyatakan sebagai Y=A*B, dan output rangkaian Y menjadi “1”
hanya ketika kedua input A dan B bernilai “1”, dan output Y menjadi “1” pada nilai A
dan B yang lain.
4. Gerbang NAND
Rangkaian NAND dinyatakan sebagai Y = A´. B , dan output Y bernilai “0” ketika
kedua input A dan B bernilai “1”, dan “0” untuk nilai yang lain.
4
Gambar 1.5. Simbol Gerbang NOR
6. Gerbang XOR
Exclusive-OR dinyatakan dalam Y = Á . B+ A . B́ atau disederhanakan menjadi
Y = A ⊕ B . Output menjadi “0” ketika input A dan B pada level yang sama, dan
output Y menjadi bernilai “1” ketika kedua input mempunyai level yang berbeda.
PROSEDUR PERCOBAAN
1. Rangkailah gerbang-gerbang logika pada Basic Trainer Kit sesuai dengan gambar
berikut.
X1
VCC
U1A 2.5 V
5V
J1 X2
74LS08N
U2A 2.5 V
Key = in 1 X3
74LS32N
U3A 2.5 V
X4
74LS04D
J3 U4A 2.5 V
X5
74LS00N
Key = in 2 2.5 V
U5A
X6
74LS02N
U6A 2.5 V
74LS86N
5
6
Modul
Minimisasi Fungsi 3 Variabel 2
TUJUAN
1. Mahasiswa dapat menyederhanakan (minimalisasi) fungsi Booelan
berdasarkan tabel kebenaran menggunakan Peta Karnough dengan metode
SOP dan POS.
2. Mahasiswa dapat memahami tujuan/kegunaan penyederhanaan fungsi.
DASAR TEORI
PROSEDUR PERCOBAAN
1. Tabel Kebenaran
Tabel 1.1 Tabel Kebenaran
A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
U3 U2 U1
NOT NOT NOT
U4
AND3
U5
U7
AND3
U6
OR4
AND3
U8
AND3
7
Modul
Minimisasi Fungsi 3 Variabel 2
A B C
U3 U2 U1
NOT NOT NOT
U4
OR3
U5
U7
OR3
U6
AND4
OR3
U8
OR3
8
Modul
Penjumlahan Biner 3
TUJUAN
1. Mahasiswa dapat memahami cara kerja rangkaian half adder dan full adder.
2. Mahasiswa dapat menggunakan rangkaian full adder untuk operasi perhitungan
jumlah, kurang, kali, bagi.
DASAR TEORI
Half adder adalah suatu rangkaian penjumlah system bilangan biner yang paling
sederhana. Rangkaian ini hanya dapat digunakan untuk operasi penjumlahan data bilangan
biner sampai 1 bit saja. Rangkaian half adder mempunyai 2 masukan dan 2 keluaran yaitu
Summary out (Sum) dan Carry out (Carry). Blok diagram Half adder dapat digambar sebagai
berikut :
Full adder adalah suatu rangkaian yang dapat digunakan untuk menjumlahkan
bilangan biner yang lebih dari 1 bit.Ciri pokok dari Full adder dibandingkan dengan half
adder terletak pada jenis/jumlah masukan. Pada Full adder terdapat tambahan satu masukan,
yaitu Carry in. Blok diagram Full adder dapat digambar sebagai berikut :
9
Modul
Penjumlahan Biner 3
PROSEDUR PERCOBAAN
Percobaan Half Adder
1. Rangkailah rangkaian Half Adder pada Basic Trainer Kit sesuai dengan gambar
berikut.
X
A
U1 2.5 V
V1 Key = Space
5V XOR2 Y
B 2.5 V
U2
Key = Space
XOR2 C_out
U2 2.5 V
U3
A
V1
5V U4 AND2
OR2
Key = Space
XOR2
B
U6
10
Modul
Penjumlahan Biner 3
Masukan Keluaran
A B C in X Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
U3
1 A4 S4 15
3 A3 S3 2
8 A2 S2 6
10 A1 S1 9
16 B4 C4 14
4 B3
7 B2
11 B1
13 C0
74LS83N
B4 B3 B2 B1 C0
Key = Key = Key = Key = Key =
11
Modul
FLIP FLOP 4
TUJUAN
3. Mahasiswa dapat memahami karakteristik RS-FLIP FLOP, JK-FLIP.
4. Mahasiswa dapat memahami fungsi Clock pada Rangkaian Sekuensial.
DASAR TEORI
2. JK-FLIP FLOP
Sebuah JK-FF adalah SR-FF yang telah dimodifikasi sedemikian rupa. Pada SR-FF,
jika kedua input S dan R-nya sama-sama bernilai “1”, flip-flop tidak mampu
12
Modul
FLIP FLOP 4
merespons kondisi output berikutnya (pelajari lagi sifat SR-FF). Sebuah JK-FF
dibentuk dari SR-FF dengan tambahan gerbang AND pada sisi input SR-nya. Dengan
tambahan tersebut, apabila input J dan K keduanya bernilai “1” akan membuat
kondisi output berikutnya menjadi kebalikan dari kondisi output sebelumnya.
Keadaan ini dinamakan Toggle.
3. Clock merupakan suatu sinyal digital yang berfrekuensi konstan, dimana frekuensi ini
menentukan jumlah perubahan (transisi) dari 0 ke 1 atau 1 ke 0 dari sinyal clock ini.
PROSEDUR PERCOBAAN
RS-FLIP FLOP
1. Rangkailah gerbang-gerbang logika pada Basic Trainer Kit sesuai dengan gambar
berikut.
J3
Q
Key = S
NOR2
V1 LED1
5V
J1
Q1
13
Modul
FLIP FLOP 4
Tabel 4.1 Tabel Hasil Percobaan
S R LED 1 LED 2 Keterangan
0 0
0 1
1 0
1 1
4. Rangkailah gerbang-gerbang logika pada Basic Trainer Kit sesuai dengan gambar
berikut.
J1
U1
Key = S
V1 NAND2 LED2
5V
J2
U2
JK-FLIP FLOP
1. Rangkailah gerbang-gerbang logika pada Basic Trainer Kit sesuai dengan gambar
berikut.
J3
X2
Key = SET
X4
2.5 V
J1
U1
2.5 V
SET
V1 Key = J J Q
12 V
CLK
J2
K ~Q
RESET
Key = K JK_FF
J5
Key = Clock
J4
Key = RESET
14
Modul
FLIP FLOP 4
3. Isikan data hasil percobaan pada tabel berikut.
Tabel 4.3 Tabel Hasil Percobaan
SET RESET J K LED 1 LED 2 Keterangan
0 0
0 1
0 0
1 0
1 1
0 0
0 1
0 1
1 0
1 1
0 0
0 1
1 0
1 0
1 1
0 0
0 1
1 1
1 0
1 1
4. Berilah logika SET = 0 dan RESET = 0. Isikan data hasil percobaan pada tabel
berikut.
Tabel 4.4 Tabel Hasil Percobaan
SIKLUS CLOCK J K LED 1 LED 2 Keterangan
0 1 1
1
1 1 1
0 1 1
2
1 1 1
b. Jelaskan kapan kondisi led 1 dan led 2 dalam kondisi Flip Flop
d. Buatlah kesimpulan
15
Modul
Pencacah/Counter 5
TUJUAN
1. Mahasiswa dapat memahami prinsip kerja pencacah.
2. Mahasiswa dapat merangkai pencacah mundur asinkron modulo 8 (3bit)
menggunakan JK- FLIP FLOP.
3. Mahasiswa dapat merangkai pencacah maju asinkron modulo 8 (3bit) menggunakan
JK- FLIP FLOP.
DASAR TEORI
Counters (pencacah) adalah alat/rangkaian digital yang berfungsi
menghitung/mencacah banyaknya pulsa cIock atau juga berfungsi sebagai pembagi frekuensi,
pembangkit kode biner, Gray.
Ada 2 jenis pencacah yaitu:
1. Pencacah sinkron (syncronuous counters) atau pencacah jajar.
2. Pencacah tak sinkron (asyncronuous counters) yang kadang-kadang disebut
juga pencacah deret (series counters) atau pencacah kerut (rippIe counters).
Karakteristik penting daripada pencacah adalah:
1. Mencacah maju atau mundur.
2. sampai beberapa banyak ia dapat mencacah (modulo pencacah).
3. Dapat berjalan terus (free running) ataukah dapat berhenti sendiri (seIf stopping)
PROSEDUR PERCOBAAN
1. Rangkailah JK-FLIP FLOP pada Basic Trainer Kit sesuai dengan gambar berikut.
CK
U5
J2 A B C D E F G
Key = SET U4
7 DA OA 13
1 DB OB 12
2 DC OC 11
6 DD OD 10
OE 9
5 ~EL OF 15
4 ~BI OG 14
3 ~LT
4511BP_15V
U1 U2 U3
SET SET SET
J Q J Q J Q
CLK CLK CLK
V1 K ~Q K ~Q K ~Q
12 V RESET RESET RESET
J3
JK_FF JK_FF JK_FF
Key = CLOCK
X4
2.5 V
J1
Key = RESET
16
Modul
Pencacah/Counter 5
Gambar 5.1Pencacah Mundur
2. Isikan data hasil percobaan pada tabel berikut.
Tabel 5.1 Tabel Hasil Percobaan
SET RESET 7-SEGMENT
0 0
0 1
1 0
1 1
3. Rangkailah JK-FLIP FLOP pada Basic Trainer Kit sesuai dengan gambar berikut.
CK
U5
J2 A B C D E F G
Key = Space U4
7 DA OA 13
1 DB OB 12
2 DC OC 11
6 DD OD 10
OE 9
5 ~EL OF 15
4 ~BI OG 14
3 ~LT
4511BP_15V
U1 U2 U3
SET SET SET
J Q J Q J Q
J3
X4
Key = Space
2.5 V
J1
Key = Space
17
Modul
Pencacah/Counter 5
Gambar 5.2Pencacah Maju
4. Isikan data hasil percobaan pada tabel berikut.
Tabel 5.1 Tabel Hasil Percobaan
SET RESET 7-SEGMENT
0 0
0 1
1 0
1 1
b. Jelaskan Siklus clock yang diberikan pada rangkaian pencacah, dan hubungannya
dengan jumlah kombinasi JK-Flip Flop yang digunakan.
d. Buatlah kesimpulan
18