Makalah VHDL PDF
Makalah VHDL PDF
Disusun oleh :
XXXXXXXXXXXX
XXXXXXXX
PENDAHULUAN
A. Latar Belakang
terhadapnya semakin tinggi. Mulai dari handphone, televisi, kulkas, rice cooker,
komputer dan banyak alat-alat berbasis digital lainnya telah merubah wajah
oleh negara-negara maju seperti Amerika atau Jepang. Hal ini disebabkan oleh
didukung oleh keilmuan yang kuat, juga didukung oleh infrastruktur yang
membuat instrumen ini dalam skala besar secara efisien dan ekonomis, karena
terbentur hambatan dana dan infrastruktur yang belum tertata dengan baik.
Namun hal dasar berupa penguasaan keilmuan masih dapat dipelajari dengan
digital dapat dipelajari dan dilakukan secara real time dengan simulasi komputer
Ini tentu saja merupakan suatu keuntungan tersendiri, dimana efektivitas dan
sehari-hari.
BAB II
PEMBAHASAN
1. SEJARAH VHDL :
VHDL adalah singkatan yang dipersingkat karena aslinya adalah VHSIC HDL. Program VHIC (Very
Highspeed Integrated Circuit) dikembangkan akhir tahun 1970-an sampai awal 1980-an, berdasarkan
sumber dari Universitas Waterloo :
• Rupanya pada waktu itu program VHSIC dikembangkan oleh Departemen Pertahanan
Amerika
• Alat yang sudah ada (pada waktu itu tahun 1980, yaitu Ada programming language) sudah
tidak sanggup untuk membuat desain hardware yang lebih kompleks sehingga akhirnya
dibuatlah penggantinya dengan nama VHDL.
IEEE adalah singkatan dari Institute of Electrical and Electronics Engeneers, Institut inilah yang
melakukan standardisasi VHDL.
2. Pengertian VHDL
bahasa pemograman hardware sebelumnya yaitu PLD dan netlist. Hampir semua
software VHDL synthesis mendukung bahasa pemograman VHDL. Bahasa
diagram rangkaian untuk rangkaian digital ataupun untuk sebagian sub sistem
rangkaian digital. Dua cara untuk memodelkan sistem digital yaitu secara
perancangan sistem digital. Ini merupakan salah satu keuntungan dari VHDL,
dimana kode VHDL yang sama dapat melakukan tiga fungsi di atas, sehingga
akan diimplementasikan. Selain itu, VHDL dapat dijalankan dengan tiga cara
yang berbeda untuk mendeskripsikan hardware. Tiga cara tersebut yaitu secara
struktural, aliran data, dan penjelasan input output sistem. Biasanya untuk
sistem yang besar penggabungan tiga cara ini diterapkan dan memiliki
software Pascal dan Ada. Desain dalam VHDL terdiri atas beberapa bagian utama
diantaranya :
2. Entity
Entity adalah spesifikasi pin input dan pin output pada desain bentuk
rangkaian yang dibuat. Berfungsi untuk menggambarkan port pada input
ataupun output pada rangkaian yang ingin dibuat, entity juga dapat berisi
parameter yang akan digunakan di dalam desain.
3. Architecture
a. Process
architecture bisa terdapat satu atau lebih proses yang saling independen
ataupun berhubungan.
b. Configuration
suatu entity.
architecture. Nilai logika dari suatu signal baru berubah setelah seluruh proses di
eksekusi. Apabila dalam suatu signal nialinya diubah beberapa kali dalam suatu
proses, nilai yang terakhir yang akan dipakai pada eksekusi selanjutnya.
tanpa harus menunggu selesainya suatu proses eksekusi. Variabel hanya dapat
A
B
Y
C
D
Entity signaling
Keterangan :
Entity adalah jenis portport yang digunakan di dalam suatu rangkaian.
Pada gambar rangkaian di atas, entity adalah port A, B, C dan D (sebagai input)
dan Y (sebagai output). Sedangkan yang dinamakan architecture adalah bentuk
dari rangkaian di dalamnya. Signal adalah kabel atau connector yang
menghubungkan antar gerbang logika.
Hal terpenting lain dari VHDL adalah array. Seperti bahasa pemprograman
lainnya, dalam VHDL juga terdapat array yang merupakan sekumpulan elemen
yang mempunyai tipe yang sama, dan setiap elemen mempunyai array index
sebagai berikut :
VHDL dapat menerima suatu data masukan dengan tipe data tertentu dan
menghasilkan keluaran yang sesuai dengan tipe data keluaran yang telah
function function_name (
signal_name : signal_type;
...
Signal_name : signal_type
) return return_type is
type declarations
constant declarations
variable declarations
function definitions
procedure definitions
begin
sequential_statement
. . .
sequential_statement;
end function_name ;
harus menyertakan argument dengan spesifik dengan tipe out atau inout.
Case statement biasanya digunakan jika jumlah kondisi lebih dari 3 kondisi
case expression is
when choices => sequential_statements
....
When choices => sequential_statements
end case;
Sekuensial statement lain yang juga oenting adalah loop statement. Loop
loop
sequential_statement
...
sequential_statement
end loop;
ini selama kondisi terpenuhi (true) maka perulangan akan terus dilakukan dan
desain, diantaranya:
a. Behavioral
Architecture dapat didesain sesuai dengan Prinsip kerja alat. Kunci dalam
b. Structural
tepat dari signal dan entity yang menyadari entity. Dalam hal ini, deskripsi
library IEEE;
use IEEE.std_logic_1164.all;
library unisim;
use unisim.vcomponents.all;
entity prime is
port ( N : in STD_LOGIC_VECTOR (3 downto 0);
F : out STD_LOGIC );
end prime;
begin
U1 : INV port map (N(3) , N3_L);
U2 : INV port map (N(2) , N2_L);
U3 : INV port map (N(1) , N1_L);
U4 : AND2 port map (N3_L , N(0) , N3L_N0);
U5 : AND3 port map (N3_L , N2_L , N(1) , N3L_N2L_N1);
U6 : AND3 port map (N2_L , N(1) , N(0) , N2L_N1_N0);
U7 : AND3 port map (N(2) , N1_L , N(0) , N2_N1L_N0);
U8 : OR4 port map (N3L_N0 , N3L_N2L_N1 , N2L_N1_N0 , N2_N1L_N0 , F);
end prime1_arch;
c. Data flow
statement yang bersamaan, maka VHDL akan memiliki lebih dari satu bahasa.
menggambarkan sirkuit dalam hal aliran data dan operasi dalam sirkuit. Desain
tersebut sering disebut desain dengan data flow. Dataflow VHDL architecture for
9. Test bench
rangkaian yang akan diujikan keluarannya. Sehingga sinyal yang diberikan dapat
menual.
Vector Hasil
BAB III
PENUTUP
A. Simpulan
sebagai berikut :
sebagai berikut :
kompleks).
simulasi.
kebutuhan.
cepat.
DAFTAR PUSTAKA
A VHDL Primer: The Essentials, Design Recipes for FPGA by Peter Wilson,
published by Newness Publications
http://www.cs.uregina.ca/Links/class-info/301/register/lecture.html [ 8 Maret
2010 ]
http://www.ittelkom.ac.id/library/index.php?
option=com_content&view=article&id=386:vhdl&catid=11:sistem-komunikasi&Itemid=15
http://finon-4ever.blogspot.com/2010/10/package-library-vhdl.html
http://andhikawardhana.blogspot.com/2010/10/library-dan-package-vhdl.html
http://digitronways.blogspot.com/