LABORATORIUM ELEKTRONIKA DAN INSTRUMENTASI

JURUSAN FISIKA FAKULTAS MATEMATIKA & ILMU PENGETAHUAN ALAM

UNIVERSITAS NEGERI SURABAYA
Universitas Negeri Surabaya

Judul Percobaan : Karakteristik JFET

Kode Percobaan : J1
Tanggal Percobaan : 17 Maret 2021
Nama : Irsyad Yusuf Santoso
NIM : 19030184081

ABSTRAK
Percobaan ini dilakukan sebanyak 2 kali bertujuan untuk mengetahui karakteristik
JFET ketika VGS = 0 dan yang kedua adalah saat VGS ≠ 0. Selain itu untuk mengetahui
hubungan antara ID terhadap VDS dan VGS dengan menggunakan rangkaian yang sudah ada
pada panduan praktikum. Untuk percobaan pertama variabel kontrolnya berupa resistor (RD),
dan memanipulasi berupa nilai tegangan sumber sebanyak 7 kali (VDD), sehingga
memunculkan respon berupa tegangan drain - source (VDS) dan arus drain (ID). Sama seperti
pada percobaan pertama, untuk percobaan kedua memanipulasi sebanyak 7 kali namun
berupa nilai resistor pada potensiometer (RV), dengan mengontrol resistor (RD) dan tegangan
sumber (VDD), sehingga dihasilkan nilai respon yaitu tegangan drain - source (VDS) ,
tegangan gate – source (VGS), dan arus drain (ID). Percobaan pertama hubungan antara nilai
(VDS) dan (ID) berbanding lurus yang artinya yaitu semakin besar tegangan pada source
(VDS) arus pada kaki drain juga semakin besar. Sedangkan untuk percobaan kedua,
hubungan antara potensiometer dengan (VGS) adalah semakin nilai potensiometer maka
semakin besar juga nilai VGS. Sama seperti nilai yang didapatkan pada ID besar, sesuai dari
rumus Hukum Ohm yaitu V = I.R maka semakin besar tegangan pada source (VDS) arus
pada kaki drain juga semakin besar.

Kata kunci : JFET, VDS, VGS, ID, Rv

BAB III
METODOLOGI PERCOBAAN

3.1 Alat Dan Bahan

1. Papan rangkaian
2. Power Supply
3. Multimeter digital
4. Resistor
5. Transistor JFET

3.2 Gambar Percobaan

Gambar 1. Rangkaian penentuan karakteristik JFET untuk VGS = 0

 Gambar 2. Rangkaian penentuan karakteristik JFET untuk VGS ≠ 0

3.3 Variabel Percobaan

Rangkaian penentuan karakteristik JFET untuk VGS = 0
Variabel manipulasi : Tegangan sumber sebanyak 7 kali (VDD).
Variabel respon : Tegangan drain - source (VDS) dan arus drain (ID).
Variabel kontrol : Resistor (RD).

Rangkaian penentuan karakteristik JFET untuk VGS ≠ 0

Variabel manipulasi : Resistor pada potensiometer (RV) sebanyak 7 kali.
Variabel respon : Tegangan drain - source (VDS), tegangan gate – source (VGS),
dan arus drain (ID).
Variabel kontrol : Resistor (RD) dan tegangan sumber (VDD).

3.4 Langkah Percobaan

Rangkaian penentuan karakteristik JFET untuk VGS = 0
1. Memasang rangkaian seperti pada gambar percobaan 1.
2. Menentukan nilai resistor drain (RD) dan nilai tegangan sumber (VDD).
3. Mengukur dan mencatat nilai tegangan drain – source (VDS) dengan menggunakan
voltmeter.
4. Mengukur dan mencatat nilai arus drain (ID) dengan menggunakan amperemeter.
5. Mengulangi langkah percobaan dengan mengubah nilai VDD yang berbeda sebanyak
manipulasi 7 kali.
6. Menscreenshot setiap kali mengubah nilai (VDD) dan mendapatkan respon berupa
nilai (VDS) dan (ID).
7. Membuat grafik hubungan antara perubahan VDD terhadap ID saat VGS=0 dan
menganalisisnya.

Rangkaian penentuan karakteristik JFET untuk VGS ≠ 0

1. Memasang rangkaian seperti pada gambar percobaan 2.
2. Menentukan nilai VDD, nilai resistor drain (R D), dan nilai resistor pada potensiometer
(RV).
3. Mengukur dan mencatat nilai tegangan drain – source (VDS) dan nilai tegangan gate
– source (VGS) dengan menggunakan voltmeter.
4. Mengukur dan mencatat nilai arus drain (ID) dengan menggunakan amperemeter.
5. Mengulangi langkah percobaan dengan mengubah nilai resistor pada potensiometer
(RV) dengan nilai yang berbeda sebanyak 7 kali.
6. Menscreenshot setiap kali mengubah nilai (RV) dan mendapatkan respon berupa nilai
(VDS), (VGS), dan (ID).
7. Membuat grafik hubungan antara perubahan VGS terhadap ID saat dan VGS ≠ 0.
 BAB IV
DATA DAN ANALISIS

4.1 Data
VGS = 0
No RD (kΩ) VDD (volt) VDS (volt) ID (mA)
1 1 1 0,7544 0,2456
2 1 2 1,613 0,3867
3 1 3 2,597 0,4026
4 1 4 3,596 0,4036
5 1 5 4,595 0,4046
6 1 6 5,594 0,4056
7 1 7 5,594 0,0406

VGS ≠ 0
Potensiometer 50%
No VDD (volt) RD (kΩ) Rv (kΩ) VGS (volt) VDS (volt) ID (mA)
1 13 1 2000 -4,000 11,99 11,99
2 13 1 4000 -3,000 11,99 11,99
3 13 1 6000 -2,400 11,99 11,99
4 13 1 8000 -2,000 11,99 11,99
5 13 1 10000 -1,714 11,98 20,14
 6 13 1 12000 -1,500 11,96 36,97
7 13 1 14000 -1,333 11,94 56,39

Analisis

Praktikum ini dilaksanakan sebanyak 2 kali yaitu ketika menggunakan VGS = 0 dan
yang kedua dengan rangkaian VGS ≠ 0. Dalam analisi kali ini terdapat daerah saturasi yang
mengakibatkan arus berpengaruh terhadap tegangan yang disebabkan transistor pada daerah
ohmik selain itu ada juga daerah yang tidak dapat menghasilkan arus. Pada percobaan yang
awal tegangan keluar dipengaruhi oleh tegangan masuk atau drain. Namun pada praktikum
yang kedua tegangan keluar dipengaruhi oleh gate. Perubahan pada percobaan pertama
menggunakan nilai batrai atau (VDD) yaitu 1-7 Volt mengakibatkan keluaran drain dan gate.
Sedangakan pada percobaan kedua merubah nilai resistor yang mengakibatkan nilai VGS ikut
berubah juga.

Praktikum pertama dilakukan menggunakan variable manipualsi tegangan (VDD)

sejumlah 7 kali yaitu 1-7 volt. Sehingga didapatkan data respon berupa nilai VDS dan ID
yang berbanding lurus. Artinya yaitu semakin besar tegangan pada source (VDS) arus
pada kaki drain juga semakin besar. Hubungan antara VDS dengan ID ditunjukkan oleh
grafik berikut.

Hubungan antara VDS terhadap ID

0.45
0.4 f(x) = 0.02 x + 0.3
0.35 R² = 0.49

0.3
0.25
VDS

0.2 Linear ()
0.15
0.1
0.05
0
0 1 2 3 4 5 6
ID

Seperti yang sudah disebutkan diparagaf sebelumnya, grafik diatas menunjukkan bahwa
ID juga bertambah naik dengan cepat sesuai bertambahnya nilai VDS juga.
 Praktikum kedua dilakukan menggunakan variable manipualsi R yang ada pada
potensiometer sejumlah 7 kali yaitu 2000 ; 4000 ; 6000 ; 8000 ; 10.000 ; 12.000 ; 14.00
Kohm (kΩ). Sehingga didapatkan data respon berupa nilai VDS dan VGS serta ID yang
berbanding lurus. Bisa dilihat dari data diatas semakin nilai potensiometer maka semakin
besar juga nilai VGS, sama seperti nilai yang didapatkan pada ID besar, sesuai dari
rumus Hukum Ohm yaitu V = I.R maka semakin besar tegangan pada source (VDS) arus
pada kaki drain juga semakin besar. Hubungan antara VDS dengan ID ditunjukkan oleh
grafik berikut.

Hubungan antara VGS terhadap ID

60

50

40

f(x) = 12.23 x + 50.93 30

ID

R² = 0.45 Linear ()
20

10

0
-4.5 -4 -3.5 -3 -2.5 -2 -1.5 -1
VGS

Sama seperti grafik di praktikum pertama, grafik kedua yang berada diatas menunjukkan
bahwa ID juga bertambah naik dengan cepat sesuai bertambahnya nilai VDS juga.
 BAB V
PENUTUP

5.1 Kesimpulan
Berdasarkan percobaan yang telah dilakukan dapat disimpulkan bahwa :
1. Bahwasaanyya karakteristik JFET saat VGS = 0 merupakan bias mundur sehingga
bernilai negatif dan VGS ≠ 0 merupakan bias maju yang bernilai positif.
2. Pengaruh antara tegangan (VDS) terhadap (ID) berhasil berbanding lurus yang artisnya
semakin besar nilai yang dihasilkan pada (VDS) maka nilai (ID) nya juga semakin besar
juga.
3. Pengaruh (VGS) dengan (ID) juga sama, yaitu berbanding lurus, yang artinya semakin
besar nilai yang dihasilkan pada (VGS) maka nilai dari (ID) juga akan semakin besar
pula.

5.2 Saran
Sebaiknya praktikan lebih memahami dan lebih rajin untuk mengerjakan laporan
tentang teori atau materi JFET dan lebih memahami rangkaian yang sudah didalam
panduan yang tersedia, sehingga saat praktikum dan pembuatan laporan lebih lancar dan
baik.
 LAMPIRAN

Rangkaian saat VGS = 0

Rangkaian saat VGS ≠ 0