LAPORAN PRAKTIKUM ELEKTRONIKA DASAR

TRANSISTOR EFEK MEDAN

FIELD EFFECT TRANSISTOR (FET)

Disusun oleh:

Nama : Angelina Diva Adella Putri

Prodi : Elektronika Instrumentasi

NIM : 022000005

Dosen : Halim Hamadi, S. Si, M. Sc

SEKOLAH TINGGI TEKNOLOGI NUKLIR

BADAN TENAGA NUKLIR NASIONAL

YOGYAKARTA

2020
1. Tujuan
1. Mengetahui karakteristik kontrol FET
2. Mengetahui karakteristik keluaran FET
drain

drain

gate gate
pp p

n
nn
source

Gambar III-1. Gambar III-1.

a. FET saluran n b. Simbol FET saluran n
source

2. Dasar Teori
FET (Field Effect Transistor) merupakan komponen aktif semikonduktor yang
bekerja berdasarkan pengontrolan arus dengan pengaruh medan listrik. Arus yang
dimaksud adalah arus yang mengalir dalam FET, dan besarnya bergantung medan
listrik yang ditimbulkan akibat pemberian bias pada FET tersebut. FET mempunyai 3
terminal Source, Gate dan Drain, dalam hal khusus ada yang mempunyai 4 terminal,
terminal yang satu dihubungkan pada logam selubungnya. Menurut struktur bahan
pembuatannya, FET terdiri dari 2 type: FET saluran- n dan FET saluran –p. Perilaku
FET saluran-p adalah komplemen dari FET saluran-n, sehingga semua tegangan dan
arus dibalik Gambar III-1 berikut adalah FET saluran-n dan simbolnya.
Prategangan pada FET

Lapisan
drain

n
gate n
+D
p p VDD
-D p p
VGG +D n _
_ n
-D
source _
_
_ D

_ D

D
 Gambar III. a. Prategangan pada FET b. Depletion layer

Catu daya VDD yang dipasang di antara drain dan source menimbulkan aliran
elektron bebas dari source ke drain. Karena elektron harus mengalir melalui saluran,
sehingga arus drain tergantung pada lebar saluran (gate). Catu negatif VGG dipasang
antara gate dan source menimbulkan lapisan pengosongan di sekitar daerah p, yang
mengakibatkan saluran penghantar menjadi menyempit. Jadi semakin negatif VGG,
saluran menjadi makin sempit karena lapisan pengosongan makin dekat satu sama
lain. Pada tegangan tertentu, lapisan pengosongan saling bersentuhan yang
mengakibatkan saluran penghantar terputus, atau arus drain putus. Tegangan gate
yang menimbulkan keadaan putus ini dilambangkan sebagai VP. Kurva daerah aktif
(active region) berada diantara tegangan minimum VP dan tegangan maksimum VDS
. VP minimum disebut pinchoff voltage dan tegangan maksimum VDS (max) disebut
(max)

breakdown voltage.

ID

Shorted gate
IDSS

Active region

VDS
VP VDS(max)

Gambar III-3 : Kurva untuk VGS=0 (Shorted Gate)

KURVA DRAIN

ID
VGS=0
10mA
VGS=-1
5,62 mA

VGS=-2
2,5 mA
VGS=-3
0,625 mA VDS
4 15 30
 Gambar III-4 Kurva Drain

Gambar V-4 adalah kurva drain untuk FET dengan IDSS pada 10 mA, untuk VGS= 0 V.
VP = 4 V dan VDS(max) = 30 V. Kurva berikutnya untuk VGS = -1 V, VGS = -2 V dst.
Untuk kurva yang paling bawah, yaitu untuk VGS = -4V menurunkan arus drain ID  0,
tegangan saat ini disebut source cutoff volatge VGS (off).

Jika pada data sheet hanya diketahui VGS (off) maka harga tersebut juga menunjukkan
harga VP, yaitu:

VGS (off) = -VP. . . . . . . . . . . . . . . . . . . . . . . . . . (3.1)

Tegangan pinchoff adalah tegangan pada daerah perubahan dari kurva drain
vertikal tertinggi ke kurva horizontal. Daerah pada tegangan ini disebut ohmic region,
disini sangat penting karena pada saat ini terjadi perubahan menuju daerah aktif.
Ohmic region sama dengan daerah jenuh (saturation region) pada transistor. Pada saat
ini tahanan FET adalah:

VP
R DS=
I DSS
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . (3.2)

3. Alat dan Bahan

 Multimeter  Kabel
 Potensiometer blok  Penjepit
 Resistor 1kΩ  Power supply
 Resistor 100Ω  Kapasitor 100µF
 Resistor 220Ω  Project board
 Resistor 680Ω  Tang potong
 FET BF245C  Tang jepit

4. Langkah Kerja
Percobaan I: Karakteristik Kontrol FET

+12V

Idrain A

100

680

BF245C
0… 12V 220K

100
V
0
VGS
 Gambar Rangkaian Percobaan I

1. Buat rangkaian seperti gambar di atas

2. Atur tegangan gate-source Vgs sesuai harga yang diberikan dalam tabel dan ukur
arus drain Idrain. Catat hasilnya

3. Gambar grafik arus drain Idrain sebagai fungsi tegangan gate-source Vgs.
4. Nyatakan daerah linier pada karakteristik kontrol FET.

Percobaan II: Karakteristik Keluaran FET

0 … +12V

R
1K

IN4007
V1 1K
12V Idrain
V2 A
BF245C
RV 220K
100F 500
V VDS
V
0 0

Gambar rangkaian percobaan II

1. Bangun rangkaian sesuai gambar di atas

2. Dengan memutar RV atur tegangan 1 V – 4 V. Atur tegangan drain-source Vds
sesuai harga yang diberikan dalam tabel dan ukur arus drain Idrain. Catat hasilnya.
3. Ulangi pengukuran menggunakan: V1 = -3 V dan R = 470 
V2 = -4 V dan R = 100 
4. Gambar grafik arus drain Idrain sebagai fungsi tegangan drain-source Vds pada
tegangan gate-source Vgs tetap.

5. Pembahasan
Pada junction terjadi lapisan deplesi akibat rekombinasi electron dan holes.
Ketika elektron mengalir dari source ke drain, elektron harus melewati channel sempit
di antara ke dua lapisan deplesi. Semakin negatif tegangan gate, semakin sempit
channel. Sehingga, semakin kecil arus yang mengalir antara souce dan drain.
Tegangan gate mengontrol besar arus yang mengalir antara source dan drain.
 Grafik Percobaan 1
8

5
Idrain (mA)

0
-10 -8 -6 -4 -2 0 2 4 6 8 10

Vgs (Volt)

Dari grafik di atas, didapatkan hasil bahwa pada saat diberi tegangan yang
bernilai negative, dari -8 V sampai -2 V arus yang dihasilkan adalah 0. Saat tengangan
mendekati 0 V arus mulai meningkat hingga mencapai 6 V. Hal ini telah sesuai
dengan teori yangmenyatakan bahwa jika diberikan tegangan negative pada terminal
gate, maka akan terjadi pengosongan daerah di sekitar -p sehingga arus yang mengalir
pada rangkaian tersebut sangatlah kecil atau bahkan≈ 0.

Apabila telah ada tegangan minimum yang mampu memicu tegangan terminal gate,
maka barulah FET bekerja. Jika VDS dinaikkan terus menurus, maka daerah deplesi
akan semakin membesar hingga akhirnya bersentuhan (pinchoff). Kenikan VDS lebih
lanjut tidakakan menaikkan Idrain. Pada percobaan kali ini, Vgs pada pinchoff
dinyatakan dengan Vp sebesar 6 V kemudian setelah dinaikkan menjadi konstan pada
7 V.
 Grafik Percobaan 2
3

2.5

2
Idrain (mA)

V= -4 V
1.5 V= -3 V
V= -2 V
1

0.5

0
0 2 4 6 8 10 12

VDS (Volt)

Berdasarkan grafik tersebut didapatkan bahwa tegangan pinchoff untuk VGS = -4 V

adalah 6 V. Begitu juga ntuk tegangan V GS = -3 danVGS = -2 V didapatkan Vp sebesar
6 V. Daerah pinchoff ini disebut dengan ohmic region. Tahanan FET pada percobaan
ini dapat di hitung menggunakan rumus:
V
R DS= P
I DSS
VDSS dimisalkan setengah dari nilai VDS terakhir yang dibaca dalam praktikum.
Maka diperoleh RDS sebagai berikut:
 Saat VGS = -4 V
Vp 6
RDS = = =5Ω
Idss 1,2
 Saat VGS = -3 V
Vp 6
 RDS = = = 4,6 Ω
Idss 1, 3
 Saat VGS = -2 V
Vp 6
RDS = = = 4,8 Ω
Idss 1,25

Dapat diketahui bahwa, jika VGS semakin kecil maka terlihat arus Idrain juga semakin
kecil.

6. Kesimpulan
 Pada transistor FET, tegangan masukkan (input) mengatur arus keluaran
(output). Besar tegangan gate-source (VGS) menentukan jumlah arus yang
dapat mengalir antara drain dan source.
 Karakteristik control FET didapatkan daerah kerja dari VGS = 0,5 – 6 V.