SR Flip Flop dengan NOR gate

• SR Flip Flop NOR merupakan salah satu jenis rangkaian

flip-flop yang memanfaatkan gerbang logika NOR untuk
menyimpan informasi (bit) dalam bentuk sinyal digital.
• Flip-flop ini dikenal dengan sebutan SR (Set-Reset)
karena ia memiliki dua input yaitu input Set (S) dan input
Reset (R).
• Seperti yang terlihat pada
gambar berikut, terdapat dua
input yaitu S dan R, serta R
Q
dua output yaitu Q dan Q1.
• Output Q menyimpan nilai
dari input S, sedangkan
output Q1 menyimpan nilai S
kebalikan dari input R.
Q1
• Pada saat kedua input memiliki nilai logika 0, maka flip-flop SR NOR akan
tetap berada pada kondisi sebelumnya.
• Jika input S diaktifkan (nilai logika 1), maka output Q akan menjadi 1,
sedangkan output Q1 akan menjadi 0.
• Sebaliknya, jika input R diaktifkan (nilai logika 1), maka output Q akan
menjadi 0, sedangkan output Q1 akan menjadi 1.
• Namun, terdapat kondisi yang tidak diinginkan pada rangkaian SR Flip Flop
NOR yaitu kondisi latch-up atau terjebak (stuck) dimana terjadi
ketidakstabilan pada output karena nilai input S dan R memiliki nilai yang
sama (1 atau 0).
SR Flip Flop dengan NAND Gate
• adalah jenis rangkaian flip-flop yang memanfaatkan gerbang
NAND untuk menyimpan informasi dalam bentuk sinyal digital.
• Flip-flop ini juga dikenal dengan sebutan SR (Set-Reset) karena
memiliki dua input yaitu input Set (S) dan input Reset (R).
• Seperti yang terlihat pada
gambar, terdapat dua input
yaitu S dan R, serta dua output Q
yaitu Q dan Q1. Output Q S
menyimpan nilai dari input S,
sedangkan output Q1
menyimpan nilai kebalikan dari
input R. R
Q1
• Pada saat kedua input memiliki nilai logika 0, maka flip-flop SR NAND
akan tetap berada pada kondisi sebelumnya.
• Jika input S diaktifkan (nilai logika 1), maka output Q akan menjadi 1,
sedangkan output Q1 akan menjadi 0.
• Sebaliknya, jika input R diaktifkan (nilai logika 1), maka output Q akan
menjadi 0, sedangkan output Q1 akan menjadi 1.
• Namun, seperti pada SR Flip Flop NOR, SR NAND Flip Flop juga
memiliki kondisi latch-up yang tidak diinginkan, yaitu kondisi dimana
kedua input memiliki nilai yang sama (1 atau 0).
D Flip Flop

• Merupakan modifikasi dari D

Q
SR Flip Flop dengan
menambahkan gerbang
logika NOT dari input S ke
input R.
• Rangkaian ini hanya
CLK Q1
memiliki 1 input.
• Pada rangkaian di atas, terdapat 1 buah input D (data), 1 buah output Q,
1 buah output Q1 (negasi dari Q), dan 1 sinyal clock (CLK).
• Input D dan sinyal CLK digunakan untuk menyimpan data ke dalam flip-
flop, sedangkan output Q dan Q1 digunakan untuk menunjukkan nilai data
yang disimpan.
• Pada awalnya, kedua input NAND 1 dan NAND 3 berada pada kondisi HIGH, sehingga
output NAND 1 dan NAND 3 berada pada kondisi LOW. Hal ini menyebabkan input
NAND 2 dan NAND 4 berada pada kondisi HIGH, sehingga output NAND 2 dan NAND 4
berada pada kondisi LOW.
• Ketika sinyal CLK bernilai HIGH, maka output NAND 1 dan NAND 3 akan berubah
menjadi HIGH, sehingga input NAND 2 dan NAND 4 akan berubah menjadi LOW. Hal ini
menyebabkan output NAND 2 dan NAND 4 berubah menjadi HIGH dan mengubah nilai
output Q dan Q1 sesuai dengan input D.
• Ketika sinyal CLK bernilai LOW, maka output NAND 1 dan NAND 3 akan kembali ke
kondisi LOW, sehingga input NAND 2 dan NAND 4 akan kembali ke kondisi HIGH. Hal
ini menyebabkan nilai output Q dan Q1 akan tetap sama dengan nilai sebelumnya dan
data yang disimpan akan tetap terjaga di dalam flip-flop.
• Gerbang NOT digunakan untuk menghasilkan nilai negasi dari output Q,
yaitu output Q1. Ketika output Q bernilai HIGH, maka output Q1 akan
bernilai LOW, dan sebaliknya.
• Dengan demikian, kita dapat mengetahui nilai data yang disimpan baik
dalam bentuk output Q maupun output Q1.
• Dalam implementasi ini, gerbang NAND digunakan karena mudah
didapatkan dan memiliki delay yang relatif kecil dibandingkan dengan
gerbang logika lainnya.
• Namun, rangkaian ini membutuhkan lebih banyak gerbang NAND
dibandingkan dengan implementasi D Flip Flop dengan gerbang lainnya,
sehingga memakan lebih banyak area pada chip.