Phase Lock Loop

(PLL)

1
1.Definisi
Phase Lock Loop adalah suatu osilator dimana frekuensi
keluarannya diatur atau dikendalikan oleh frekuensi sinyal
luar .

VS , f S ,  S e   s  o
PD Penguat & LPF
Ve = Vs - V o

V o, f o, q o
a b
VCO

output
2
2.Prinsip kerja
 Loop dalam keadaan “terkunci“ jika frekuensi sinyal
masukan(referensi) dan frekuensi VCO identik (fS = fO);
serta beda fasa relatif θe = θs – θo.
 ditentukan oleh karakteristik detektor fasa dan oleh
penyimpangan fS dari frekuensi free running ff (yang
didefenisikan dengan tegangan kendali Vd = 0 ) dari
VCO.
 Kalau sinyal masuk mempunyai fS = ff , tegangan
kendali ke VCO akan tetap sama dengan nol. Fasa θo
dari VCO akan mengatur sendiri untuk menghasilkan
beda fasa θe = θs – θo , yang akan menghasilkan keluaran
nol pada detektor fasa. Sudut θe mungkin 90° atau 180° ,
tergantung pada jenis rangkaian detektor fasa. 3
 Jika frekuensi masuk berubah sehingga fs = ff, beda
fasa θe harus cukup berubah untuk menghasilkan
tegangan kendali Vd yang akan menggeser frekuensi
VCO ke fo = fs . Daerah frekuensi yang
dimungkinkan oleh pengendalian tersebut merupakan
fungsi dari komponen – komponen loop.

 Suatu pembagi frekuensi yang dapat dipilih dapat

disisipkan ke dalam loop antara titik a dan b . Kalau
perbandingan pembagi sama dengan n, frekuensi VCO
fo = nfs , tetapi tegangan yang diumpan balikkan ke
detektor fasa mempunyai frekuensi fs . Dengan ini berarti
VCO dapat membangkitkan kelipatan frekuensi masuk
dengan hubungan fasa yang teliti antara dua tegangan.

4
 3.Jenis Detektor Phasa :
Detektor Phasa Sinusoidal :
Ve


e
2

2

Ve = kd sin θe, dimana θe = θs – θe

jika : θe <<Ve, Ve = kd.e, kd = Ve/ θe
dimana Kd = konstanta detektor fasa (Volt / rad)

jika fasa masukan dan fasa keluaran berubah terhadap waktu dan frekuensi,
maka: dalam domain s (= j2f)
Ve(s) = kd.e(s)
5
 Detektor Phasa Segitiga
Ve
A


2
e

2

-A

Ve =2A / π .θe
Kd = Ve / θe = 2A / π

jika fasa masukan dan fasa keluaran berubah terhadap waktu dan frekuensi,
maka: (dalam domain s = j2f)
Ve(s) = kd.e(s)

6
 Detektor Phasa Gigi gergaji
Ve

 e

-A

A
Ve  . e


A
Ve  . e

kd 
Ve
e



A volt
rad

jika fasa masukan dan fasa keluaran berubah terhadap waktu dan
frekuensi, maka: (dalam domain s = j2f)
Ve(s) = kd.e(s) 7
4.Filter LPF tanpa penguatan (pasif) :

+ R +

Vi C Vo

- -
Konstanta waktu :

 1  RC
1
F (s) 
1   1s

8
5.Filter Lead-Lag :

+ R1 +
R2
Vi Vo
C

- -

Konstanta waktu :
 1  R1C
 2  R2 C
1 2s
F (s) 
1  ( 1   2 ) s
9
6.Filter dengan penguat :
C

R2
-ka
+ R1 +

Vi Vo

- -

Konstanta waktu :
 1  R1C
 2  R2 C
k a (1   2 s )
F (s) 
1  ( 1 (1  k a )   2 ) s
10
7.VCO (Voltage Controled Oscillator):
fo

ff f
Vd
Vd
0

fo  f f  k 'o .Vd dengan ko  ko ' maka :

o   f  ko .Vd   f  
11
Phasa keluaran VCO :
t
o (t )   o (t ) dt
o
t
o (t )   (  k o .Vd ) dt
f

o
t
o (t )   f t   k o .Vd dt
o

jika diambil perubahan fasanya saja , maka :

t
k o .Vd
o (t )   k o .Vd dt  o ( s ) 
0
s

12
Fasa keluaran VCO, kita lihat sistem PLL :

θe(s) Ka;F(s)
θo(s)
Ve(s) Vd
Phase Loop VCO
Detector Filter Ko
Kd

k o .Vd ko
 0( s )   Ve ( s ).k a .F ( s )
s s
ko
 0( s )  k d . e ( s ).k a .F ( s )
s
 e (s)
 0( s )  k o .k d .k a . .F ( s )
s
 e (s)
 0( s )  kv . .F ( s )
s

dimana : kv  k d .k a .ko 13
Fungsi Transfer (fasa)Lingkar Terbuka PLL :

T(s)

Ka;F(s) Ko
θe(s) Vd θo(s)
Loop VCO
Filter

 o (s)  e ( s ).F ( s )
T (s)   k d .k a .ko .
 e (s)  e ( s ).s
kv .F ( s )
diperoleh T ( s ) 
s
dim ana  o ( s )   e ( s ).T ( s )

14
 θs (s) θe (s) θo (s)
∑ T(s)
+
- θo (s)

 o (s)
T (s) 
 e (s)
Fungsi transfer (fasa)  e ( s )   s ( s )   o s 
 o s   T s  s s    o s 
Lingkar Tertutup PLL :  o s 1  T s   T s  s s 
 s  T s 
H s   o 
 s s  1  T s 
k v .F ( s )
H (s) 
s  kv .F ( s )

15
Asumsi menggunakan Filter tipe nomor 2 :

+ R1 +
R2
Vi Vo
C

- -

1 2s
F (s) 
1  ( 1   2 ) s
16
sehingga : 1 2s
kv
1  ( 1   2 ) s 1  ( 1   2 ) s
H (s)  x
1 2s 1  ( 1   2 ) s
s  kv
1  ( 1   2 ) s
k v .1   2 s 
H (s) 
1  ( 1   2 ) s s  k v .1   2 s 
k v .1   2 s 
H (s) 
s  ( 1   2 ) s 2  k v  k v 2 s
k v .1   2 s 
H (s) 
( 1   2 ) s 2  (1  k v 2 ) s  k v
 
 
kv  1 2s 
H (s) 
1   2  2  1  k v 2  kv 
s      s  

  2 1  1   2 

kv  1 2s 
H (s)   
1   2  ( s  p 1 )( s  p 2 )  17
dimana p1, 2    j n
Pole dapat dinyatakan :
 2s   n
2
s 2
 0
atau
 2. . n s   n
2
s 2
0

sehingga kv
n 
1   2
n  1 
  
 2  

2  kv 
18
Respon alami sistem orde 2:  o (t )  A.e
 p1t  p2t
 Be
o (t ) t
1+ e
Mp
1
Stedy state,
kriteria: 2% atau 5%
0.9 t
1- e

0.1
tr
tp ts t

19
 Keterangan gambar:

• Mp : Maksimum overshoot
• tp : peak time
• tr : rising time (respon 0.1 – 0.9)
• ts : settling time (waktu steady
state)
• Kriteria steady state:
4
– 2% → ts 
 .n
3
ts 
– 5% →  .n

• Zeta  = ratio redaman

20
Daerah kuncian / tracking :

Daerah dimana frekuensi free running masih mampu mengejar

perubahan frekuensi luar.

f max   max
f max  k o .k a .Ve
f max  k o .k a .k d .Ve
f f  f min ff f f  f max f max  k v . emax

Ve  max  k v . emax  k v .
2

2
e

2

e  Batas Maksimal Daerah Kuncian

Batas Maksimum max
Derah Kuncian
21
• Untuk detektor phasa segitiga :

    k v . emax   k v .
2

• Untuk detektor phasa sinusoidal :


    k v . emax   k v .
2

• Untuk detektor phasa gigi gergaji :

    k v . emax   k v .

22
8.9. Kegunaan PLL :
8.9.1 Frequency Syntesizer :

f R , R c  0
Phase output
LPF VCO
Detector f o , o
f o  f R .N
fo
N
N

fo
fR 
Jika lock : N f R , R
o '  R

23
8.9.2 Modulator dan Demodulator:

8.9.2.1 PLL sebagai Modulator :


fR Phase output
LPF VCO
Detector
m(t) informasi

fo
fo
N
N

8.9.2.2 PLL sebagai Demodulator

S FM (t ) Phase output
LPF Penguat
Detector
m(t )

f carrier
VCO
24
Langkah-langkah Perancangan PLL
(dengan filter lead-lag):

1. Dari spesifikasi PLL (maksimum overshoot dan setting time),

tentukan nilai  dan n

2. Tentukan Kv
n  1 
   2    tentukan  2
3. Dari persamaan 2  k v 

kv
4. Dari persamaan n   tentukan  1
1   2

5. Pilih harga C
 1  R1.C dan  2  R2 .C  cari R1 dan R2
25
 Contoh perancangan PLL :
Rancanglah PLL jika diinginkan :
Overshot < 20%, pada settling time : 1ms dengan kriteria 5%

0,5V / rad
f s  100kHz
Detektor
Fasa
k a  10

100kHz

k o  107 rad / dtk

n VCO

f o  2MHz s d 3MHz

26
dari soal diatas, overshot< 20 % , nilai < 5% dicapai pada saat
maka
3 3 3 3 rad
ts   n    5 . 10
 n  t s 0,6.103 det ik

kv
n  5.10  3

dari 1   2 didapatkan :
n  1 
   2  
2 k  v 

k v  k d .k a .k o .k n 1
kn 
dimana 
27
asumsi bahwa dihitung pada saat n =25 fo =2,5 MHz, sehingga:
kv = 0,5.10.107 / 25 = 0,2.107
n  1
dari   
 2     2  23 . 10 3
dtk
2  kv 
kv
dari n    1  0,097 dtk
1   2

Dimana:
 τ1 = R1.C = 0.097 detik diasumsikan bahwa C = 0,5 μF maka
R1 = 194 kΩ
 τ2 = R2.C = 0,033 detik , maka didapatkan R2 = 650Ω

28