Bab IX, FET dan UJT Hal 180

BAB IX

FET (Transistor Efek Medan) dan

UJT (Uni Junction Transistor)
Pada FET hanya menggunakan satu jenis pembawa muatan,
dikelompokkan sebagai devais unipolar. Dibandingkan dengan BJT,
FET memiliki beberapa kelebihan diantaranya adalah:
1. hambatan dalam input sangat besar, yaitu sekitar ~ 106 Ω untuk
JFET (Junction FET) dan ~ 108 Ω untuk MOSFET (Metal
Oxide Semiconductor FET)
2. noisenya kecil, karena karena pembawa muatan pada FET tidak
melewati hubungan p-n sama sekali.
3. densitas FET sangat tinggi sehingga dapat dibentuk rangkaian
integrasi lebih padat
4. lebih stabil terhadap suhu
Disamping itu kekurangan FET dibandingkan dengan BJT adalah:
1. kecepatan switchingnya lebih rendah/lambat
2. tidak mampu menanggani daya besar, walaupun saat ini
sudah ada FET yang mampu bekerja untuk daya besar.
Konstruksi secara fisik dan simbul JFET ditunjukkan gambar
berikut:

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 181

G
D
ID
p+
IG
S D
tipe-n G VDS
p+
IS
S

G
D
ID
n+
IG
S D
tipe-p G VDS
n+
IS
S

Gambar 1, Konstruksi fisik dari JFET dan simbulnya

FET memiliki 3 terminal yaitu Source(S), Drain(D), dan Gate(G).
Source adalah terminal tempat pembawa muatan mayoritas masuk ke
kanal untuk menyediakan arus melalui kanal. Drain adalah terminal
arus meninggalkan kanal. Gate adalah elektroda yang mengontrol
konduktansi antara Source dan Drain. Sinyal input diberikan pada
terminal Drain. Sedangkan Substrate atau bulk umumnya
dihubungkan dengan Source. Material pada substrate biasanya netral
atau didope sedikit.
Umumnya sinyal input diberikan pada terminal Gate. Dalam
rangkaian input, terminal Gate dan kanal bertindak seolah-olah bagai
kapasitor plat sejajar, dan konduktivitas kanal dapat diubah oleh
tegangan Gate terhadap Source. Untuk kanal-n, tegangan positif pada
Gate menginduksi muatan negatif pada kanal sehingga ada aliran
elektron dari Source ke Drain.
Ada analogi yang sangat mirip antara JFET dengan BJT. Banyak
formula-formula dalam rangkaian JFET mirip dengan formula pada
BJT, yaitu dengan menganalogikan sbb:

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 182

Bipolar JFET
Emiter Source
Basis Gate
Kolektor Drain

Pembiasan pada JFET

JFET tidak bekerja berdasarkan arus listrik melainkan akibat medan
listrik yang terjadi tegangan input ke terminal gerbang (Gate). Medan
listrik dipakai untuk mengontrol lebar saluran tempat terjadinya
konduksi antara terminal pembuangan (Drain) dan sumber (Source).
Sehingga FET akan sangat efektif jika mendapat tegangan disamping
memiliki impedansi input yang sangat besar dalam orde ~ MΩ.
Arus Drain melalui satu jenis bahan semikonduktor, yaitu tipe-n untuk
kanal-n dan tipe-p untuk kanal-p. Pada JFET kanal-n pembawa
muatannya adalah elektron bebas, sehingga terminal D harus diberi
potensial positif. Selanjutnya JFET kanal-n dibias dengan cara seperti
ditunjukkan pada gambar berikut.

p+ p+ D ID
S tipe- D S tipe- D IG
n n G VDS
p+ p+ VDD
S IS
VGG

Gambar 2, Pembiasan pada JFET kanal-n

Sebagai pendekatan tidak ada arus yang mengalir pada Gate IG = 0,
hal ini karena hambatan dalam input JFET = ∞.

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 183

Perhatikan lapisan deplesi yang terbentuk akibat pembiasan, lebar

lapisan deplesi ini bervariasi terhadap VDS. Kanal-n tsb akan tertutup
yaitu lebar kanal = 0 terjadi pada saat VDS = Vp (dengan Vp adalah
tegangan pinch-off/penjepit) dan untuk VDS > Vp praktis hambatan
Drain tak berubah.
Pada JFET, junction field effect transistor, Gate dan kanal membentuk
hubungan PN konvensional, namun memiliki hambatan dalam besar
akibat bias mundur. Sedangkan pada IGFET, Insulated Gate Field
Effect Transistor, atau MOSFET, Metal Oxide Semiconductor FET,
memiliki elektroda yang terpisah dari kanal oleh lapisan tipis SiO2.
Tegangan yang diberikan pada Gate dapat menginduksikan muatan di
kanal untuk mengontrol arus Drain. Hambatan dalam inputnya sangat
besar dan tidak bergantung pada polaritas tegangan Gate, disamping
itu juga relatif tidak terpengaruh oleh suhu.
Ada dua tipe MOSFET yaitu tipe enhancement dan tipe depletion.
Pada tipe enhancement arus pada kanal hanya terjadi jika diberi
tegangan Gate. Sedangkan pada tipe depletion arus pada kanal dapat
terjadi pada saat tegangan Gate = 0. Dalam simbul skematik tipe
enhancement ditandakan dengan garis putus-putus pada kanal,
sedangkan tipe depletion ditandakan dengan garis utuh untuk kanal.
Secara skematik pengelompokkan FET dan peta tegangan output
(dengan Source di-ground-kan) diberikan berikut ini.
output

FET
deplesi kanal-n enhancement
JFET kanal-n kanal-n
JFET MOSFET

kanal-n kanal-p deplesi enhancement input

enhancement JFET
kanal-n kanal-p kanal-p
kanal-n kanal-p

Gambar 1, Penggolongan FET dan peta tegangan input/output

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 184

Sedangkan diagram skematik dari berbagai tipe FET ditunjukkan pada

gambar berikut ini.
D D D D

G Body G Body G G

S S S S

MOSFET MOSFET JFET JFET

kanal-n kanal-p kanal-n kanal-p

Gambar 2, Diagram skematik FET.

Karakteristik JFET
Karakteristik output JFET kanal-n pada konfigursi CS (common-
source) dengan vGS ≤ 0 ditunjukkan pada gambar berikut.

IDSS=Ipo vGS=0
VDD daerah
daerah Pinch-off
RS+RD ohmic -1

-2

garis kerja DC
-3

-4

VDSQ VDD vDS

Gambar 3, Kakterisktik output vDS vs iD

JFET berlaku sebagai devais linear sampai daerah deplesi pada bias
mundur G-S yang memperlebar kanal, dikenal sebagai kondisi pinch-
off. Hubungan antara iD terhadap vGS bersifat kuadratik, sebagai:

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 185

2
⎛ vGS ⎞
iD = I DSS ⎜1 +
⎜ V ⎟⎟
⎝ po ⎠

dengan IDSS: arus drain pada saat vGS = 0 volt, merupakan arus
saturasi pada ssat Gate terhubung singkat. IDSS = kI T-3/2
ΔVpo = - kv ΔT
Vpo : tegangan drain pada saat pinch-off = - VGS(off).
kI dan kv : konstanta yang bergantung pada jenis FET
Nilai VGS ( off ) sulit diukur secara akurat, sedangkan besaran I DSS dan
g m 0 lebih mudah diukur dengan ketelitian tinggi. Untuk itu bisa
−2 I DSS
dilakukan pendekatan yaitu: VGS ( off ) =
gm0

Garis Kerja
Berikut ini rangkaian common source dari FET berikut rangkaian
pengganti Thevenin pada bagian inputnya.
VDD VDD

RD RD
R2
CC iD CC iG iD

RTH
R1 I
vi

vi

RS Cs RS Cs
VTH

Gambar 4, Rangkaian Common Source dan rangkaian penggantinya

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 186

Dari rangkaian pengganti tsb terlihat bahwa VTH dan RTH adalah
tegangan dan hambatan pengganti Thevenin, yaitu
R1 RR
Vth = VDD dan Rth = 1 2 .
R1 + R2 R1 + R2

VGG vGS
Selanjutnya untuk loop I, untuk iG = 0 diperoleh: iD = − ,
RS RS
persamaan ini merupakan persamaan garis lurus antara iD dan vGS
dikenal sebagai garis bias transfer, dengan VGG = Vth. Titik potong
2
⎛ vGS ⎞
dengan persamaan iD = I DSS ⎜1 + merupakan titik kerja, seperti
⎜ V ⎟⎟
⎝ po ⎠

ditunjukan pada Gambar 5. Sedangkan dari loop D-S, arus drain

vDD vDS
dapat dihitung yaitu sebesar iD = − .
RS + RD RS + RD
iD
iD
VDD
RS+RD

Q
Q IDQ
IDQ
VDD vGS
iD=
RS+RD RS+RD

VGSQ vGS VDSQ VDD vDS

Gambar 5, Titik Kerja

Pada Gambar 5b , Titik kerja VDSQ dicari dengan
VDSQ = VDD - (RS+RD) IDQ
Dari kurva transkonduktansi ID vs. VGS berbentuk kurva kuadratik
menunjukkan bahwa nilai transkonduktansi bergantung pada VGS
yang dapat didekati dengan pendekatan linear sebagai:

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 187

⎛ V ⎞
g m = g mo ⎜1 − GS ⎟ ,
⎜ V ⎟
⎝ GS ( off ) ⎠

dengan gmo adalah transkonduktansi maksimum g mo = g m V .

GS =0

Rangkaian ekivalen JFET, jika dioperasikan dalam daerah linear dapat

dianggap bahwa tidak ada arus yang mengalir pada terminal Gate.
Sehingga hanya perlu rangkaian pengganti DS yang mengikuti
persamaan:
1
I d = g mVgs + Vds
rds

Id
dengan gm : transkonduktansi bersama, g m =
Vgs Vds =0

1 V
rds = : hambatan drain, rds = ds .
g ds Id Vgs =0

Rangkaian ekivalennya ditunjukkan pada gambar berikut ini.

Gambar 3, Rangkaian ekivalen JFET untuk sinyal kecil.

Contoh:

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 188

Transistor FET 2N5457 diketahui IDSS = 8 mA dan gm0 = 5000 μS.

Tentukan (a) nilai VGS(off) dan (b) nilai gm pada saat VGS = -2 V
Solusi:
a. Tegangan VGS ( off ) dicari dengan menggunakan persamaan
−2 I DSS
VGS ( off ) = , sehingga VGS ( off ) = - 3,2 V
gm0

⎛ V ⎞
b. Transkonduktasi dicari dengan g m = g mo ⎜1 − GS ⎟ , sehingga
⎜ V ⎟
⎝ GS ( off ) ⎠

diperoleh g m = 1875 μS.

FET sebagai saklar

Rangkaian saklar dengan FET ditunjukkan pada Gambar 4. Agar FET
terkonduksi antara D dan S perlu tegangan VGS = 0. Sehingga dari
Gambar 4a pulsa negatif ke dioda akan mematikan FET sedangkan
pada Gambar 4b jika ada pulsa negatif akan mematikan FET
akibatnya sinyal melewati beban.
2N3819
560K

470K 5K 25K
2N3819
VS Vout VS
1N4001
1K 10K

Gambar 4, Rangkaian saklar dengan FET.

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 189

FET sebagai penguat

Untuk membuat JFET berfungsi sebagai penguat, ada banyak cara
pembiasan, namun yang perlu dingat bahwa antara Gate - dengan -
Source harus mendapat bias mundur. Cara yang paling buruk
dilakukan dengan pembiasan Gate yaitu dengan memberikan
tegangan VGG pada terminal Gate. Cara ini tidak baik karena titik
kerja Q bervariasi terhadap IDSS dan VGS(off). Beberapa teknik
pembiasan ditunjukkan pada gambar berikut ini.
VDD

VDD VDD VDD

RD R1 RD RD RD

RG RG

R2 RS RS RG RS
-VGG

-VSS

Voltage divider Two-supply

Gate Bias Self Bias
Bias Bias

Gambar 5, Beberapa teknik pembiasan pada JFET kanal-n.

Self Bias pada Common Source

Rangkaian Common Source dengan metoda pembiasan self-bias
ditunjukkan pada gambar berikut ini. Hambatan RG digunakan untuk
menjaga tegangan gate VGN = 0 volt. Pada saat Gate dalam keadaan
open, menyebabkan tegangan Gate menjadi negatif sehingga FET
akan pinch-off. Dengan adanya RG ini timbul arus bocor dalam orde ~
nA dan perlu dipilih nilai RG agar VGN = 0 volt (arus IG diabaikan).

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 190

Hal ini berarti ID ≈ IS sehingga akan terjadi beda potensial di Source

sebesar:
VS = ID RS.
VGS = - ID RS (dengan VGN = 0 V)
VD = VDD - ID RD
VDS = VD - VS.
Pemilihan nilai RS optimum jika diketahui kurva transkonduktasi (ID
vs. VGS)
−VGS ( off )
RS = .
I DSS

Dari relasi VGS = - ID RS menunjukkan bahwa kurva linear, kurva ini

memotong kurva transkonduktansi di titik Q (titik operasi FET),
seperti ditunjukkan dalam gambar.

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 191

VDD

RD

ID

RL vout

vin
RG RS

ID

IDSS
VG
S
=
-I
D
RS

VGS(off) VGS

Gambar 6, Rangkaian Common Source dengan self-bias.

Dari Gambar 6a di atas , diketahui menggunakan FET dengan IDSS = 6
mA, VGS(off) = - 4 V. Jika diberi VDD = 20 V, RD = 5,6 kΩ dan
dikehendaki VDQ = 12 V, maka diperoleh:
VRD = VDD - VDQ = 20 V - 12 V = 8 V
VRD 8V
I DQ = = = 1, 4 mA
RD 5,6 kΩ

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 192

Untuk menghitung VGS dilakukan dengan memanfaatkan persamaan

2
⎛ V ⎞
I D = I DSS ⎜1 − GS ⎟ , yaitu dengan membuat ID = IDQ diperoleh
⎜ V ⎟
⎝ GS ( off ) ⎠

VGSQ = - 2,1 V (atau dapat dilakukan dengan menggunakan kurva

transkonduktansi sperti gambar berikut ini).
−VGSQ 2,08 V
Selanjutnya diperoleh RS = = = 1,5 kΩ , sedangkan RG
I DQ 1,4 mA
yang cocok adalah 470 kΩ.
ID

6 mA IDSS

Q IDSQ=1,4 mA

-4V VGS
VGSQ

Gambar 7, Garis beban

Contoh:
Perhatikan rangkaian Source Follower berikut ini.

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 193

Analisa DC
R2
Tegangan gate adalah VG = VDD = 7,5V
R1 + R 2

Tegangan source VS = VG = 7,5V (pada saat VGS = 0)

Diperoleh tegangan antara drain dan source VDS = VDD − VS = 7,5V

VS 7,5V
Arus drain ID = = =7,5mA
RS 1kΩ

−2 I DSS ⎛ V ⎞
VGS ( off ) = dan g m = g mo ⎜1 − GS ⎟
gm0 ⎜ V ⎟
⎝ GS ( off ) ⎠

Analisa AC
Hambatan source, rs = RS // RL = 1kΩ//3kΩ = 750Ω

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 194

g m rs vin g m rs
Penguatan tegangan adalah AV = = = 0,6
(1 + g m rs )vin (1 + g m rs )

Beda fasa antara input dan output = 0o.

Jika menggunakan EWB, tegangan output (channel 2) dan input
(channel 1) diukur dengan osiloskop diperoleh:

Perhatikan simulasi yang dilakukan pada rangkaian common-source

berikut ini. Jika diketahui g m = 5000μS .

Pada saat analisa AC, diperoleh hambatan drain adalah

rd = RD // RL = 3,6kΩ//10 kΩ=2,65kΩ

Sehingga penguatan tegangan adalah

Av = − g m rd = − ( 5000μS)( 2,65kΩ ) = −13,3

Ada beda fasa antara input dan output sebesar 180o.

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 195

Hasil tampilan osciloscope ditunjukkan sbb:

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 196

UJT

(UNI JUNCTION TRANSISTOR)

Transistor satu hubungan (UJT ) merupakan terbuat dari bahan

semikonduktor dengan tiga terminal mirip transistor hanya cara kerjanya
sangat berbeda. Walaupun disebut transistor, namun fungsinya tidak
digunakan sebagai penguat, melainkan sebagai pemicu, pewaktu, dan
pembangkit gelombang. Simbol UJT dan stuktur fisis serta rangkaian
rangkaian ekivalennya diperlihatkan pada Gambar 6. Terminal B1 dan
B2 adalah basis 1 dan basis 2 dengan hambatan sekitar 5 - 10 kΩ,
sedangkan terminal E adalah emiter. Sedangkan hubungan E dengan B1
mirip dioda hubungan p-n dan hanya ada satu hubungan. Tanda panah
menuju B1 menunjukkan bahwa hambatan RB1 tidak memiliki nilai tetap.
Pada saaUJT Off nilai RB1 dalam orde kΩ, namun pada saat On nil turun
secara drastis hingga sangat rendah dalam orde Ω.
B2 B2

B2 RB2

E pn E E

RB1
B1
B1 B1
a b c

Gambar 6, a) struktur UJT yang disederhanakan, b) Simbol UJT dan

c) rangkaian ekivalen UJT

Cara kerja UJT

Pada saat diberi tegangan supply antara B1 dan B2 menyebabkan ada
arus mengalir, sedangkan tegangan antara emiter dengan basis 1
sebanding dengan VBB’ lewat suatu relasi :

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 197

VEB1 = η VBB
dengan η adalah rasio pengimbang dengan nilai sekitar 0,5 - 0,8. Jika
tegangan VEB1 mencapai suatu tegangan VP menyebabkan hambatan
basis 1 dengan emiter, RB1 menjadi rendah sehingga akan ada arus IE.
Pada saat IE > IP dioda mendapat bias maju dan karakteristik VE vs IE
ditunjukkan pada Gambar 7.
VE (volt)

Titik Puncak
VP

daerah
daerah Off hambatan
negatif
daerah saturasi (On)

Titik Lembah
VV
IEO I IV IE (mA)
P
- IE (?A)

Gambar 7, Karakteristik VE - IE

UJT sebagai Osilator Relaksasi

Rangkaian untuk osilator relaksasi dengan UJT diberikan pada
Gambar 8. Andaikan pada saat diberi tegangan VBB UJT dalam
keadaan OFF. Karena supply tegangan VBB mengakibatkan kapasitor
C akan terisi melalui R dengan konstanta waktu τ = RC. Pada saat
tegangan di kapasitor mencapai VP, hubungan emiter-basis 1
terkonduksi sehingga energi yang tersimpan di kapasitor diberikan ke
hubungan emiter-. basis 1 dan selanjutnya ke hambatan RB1. Ada dua
hal yang terjadi:

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 198

1. pulsa arus yang mengalir pada RB1 akan menyebabkan pulsa

tegangan output pada RB1.

2. arus yang mengalir antara B1 dan B2 akan bertambah sehingga

tegangan pada RB2 juga akan naik dengan VB2 = VBB - VB1.
VBB

R RB2

Vout2

Vout1
C
RB1

Gambar 8, Rangkaian osilator relaksasi dengan UJT

Energi yang tersimpan pada kapasitor akan cepat berkurang, sehingga
tegangan VEB1 < VP berakibat terminal E dan B1 tidak konduksi,
selanjutnya terjadi proses yang berulan2g yaitu proses pengisian.
Proses ini terjadi terus dan dinamakan osilator relaksasi. Bentuk
gelombang output dtunjukan pada Gambar 10. Frekuensi osilasi kira-
kira sekitar f ~ 1/RC. Osilator relaksasi ini dipergunakan untuk
mensupply pulsa pemacu pada strobskop, tiristor, triak, dll. Namun
jika rangkain pada Gambar 8 dipergunakan untuk delay maka perlu
modifikasi seperti ditunjukkan pada Gambar 9 .

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I

Bab IX, FET dan UJT Hal 199

Beban V

R1

C
R2

Gambar 9, Rangkaian delay dengan UJT

Rangkaian delay ini baik untuk td < 5 menit, jika diinginkan td besar
berarti perlu R besar atau C besar. Pada saat R besar arus IE < IP
sehingga UJT dalam kondisi Off, sebaliknya jika C besar perlu
kapasitor elektrolit akan muncul arus bocor disamping bentuknya
yang besar.

VC

Vout1

Vout2

Gambar 10, Bentuk gelombang pada osilator relaksasi.

Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I