LAPORAN PRAKTIKUM

SISTEM DIGITAL
Dosen Pengampu : Reni Rahmadewi, S.T, M.T.

Penyusun :

BENNY SUSANTO ( 1810631160133 )

MUHAMAD ADITHYA NUGRAHA ( 1810631160136 )
MUHAMAD NAUFAL AL BACHAJ ( 1810631160144 )
ALIA HURUL AINI ( 1810631160146 )

PROGRAM STUDI TEKNIK ELEKTRO

FAKULTAS TEKNIK
UNIVERSITAS SINGAPERBANGSA KARAWANG
2019
 2

KATA PENGANTAR

Puji syukur kami panjatkan ke hadirat Allah SWT atas segala rahmat dan
karunia-Nya yang telah diberikan, sehingga penyusun bisa menyelesaikan
Laporan Praktikum Biologi ini. Adapun tujuan disusunnya laporan ini adalah
sebagai syarat untuk memenuhi tugas mata kuliah Biologi.
Tersusunnya laporan ini tentu bukan karena buah kerja keras kami semata,
melainkan juga atas bantuan dari berbagai pihak. Untuk itu, kami ucapkan terima
kasih sebesar-besarnya kepada semua pihak yang membantu terselesaikannya
laporan ini, diantaranya:
1. Ibu Reni Rahmawati S.T.,M.T selaku dosen pengampu mata kuliah Sistem
Digital.
2. Asisten Labolatorium , akang Yesaya Thomas yang membimbing kami
selama praktikum.
3. Orang tua, kerabat, sahabat, dan pihak-pihak lainnya yang tidak bisa kami
sebutkan satu persatu.
Kami sangat menyadari bahwa laporan ini masihlah jauh dari sempurna.
Untuk itu, kami selaku tim penyusun menerima dengan terbuka semua kritik dan
saran yang membangun agar laporan ini bisa tersusun lebih baik lagi. Kami
berharap semoga laporan ini bermanfaat untuk kita semua.

Karawang, 21 Desember
2019
  Tim penyusun
 3

DAFTAR ISI

Kata Pengantar......................................................................................2
Daftar Isi................................................................................................3
Bab 1 : Rangkaian Logika
1.1 Tujuan..............................................................................................4
1.2 Dasar Teori......................................................................................4
1.3 Hasil Percobaan.............................................................................12
1.4 Analisa...........................................................................................30
1.5 Kesimpulan....................................................................................33
Bab 2 : Flip Flop
2.1 Tujuan............................................................................................34
2.2 Dasar Teori....................................................................................34
2.3 Hasil Percobaan.............................................................................39
2.4 Analisa...........................................................................................45
2.5 Kesimpulan....................................................................................46
Bab 3 : Register
3.1 Tujuan............................................................................................47
3.2 Dasar Teori....................................................................................47
3.3 Hasil Percobaan.............................................................................56
3.4 Analisa...........................................................................................69
3.5 Kesimpulan....................................................................................70
Bab 4 : Pencacah
4.1 Tujuan............................................................................................71
4.2 Dasar Teori....................................................................................71
4.3 Hasil Percobaan.............................................................................72
4.4 Analisa...........................................................................................75
4.5 Kesimpulan....................................................................................76
 4

BAB I

GERBANG LOGIKA

1.1 Tujuan
Praktikan mengenal dan memahami gerbang-gerbang logika pada sistem
digital beserta prinsip kerja masing-masing gerbang logika tersebut.

1.2 Dasar Teori

1.2.1 Konstanta Dan VariabelBoolean

Konstanta dan variabel boolean memiliki dua kemungkinan kondisi yaitu

‘0’ atau ‘1’. Variabel boolean digunakan untuk mempresentasikan logika level
tegangan baik masukan ataupun keluaran pada rangkaian digital. Contoh pada
rangkaian digital, logika‘0’digunakan untuk mempresentasikan logika tegangan
antara 0s.d0,8volt dan
logika‘1’digunakanuntukmempresentasikanteganganantara2s.d5volt.Logika‘0’dan
‘1’ merupakan logika dalam level logika bukan logika sebenarnya. Dalam sistem
digital dikenal bebrapa istilah untuk menunjukkan level logika seperti yang
ditunjukan pada table 1.1

Tabel 1.1 Level Logika

Aljabar boolean sendiri digunakan untuk merepresentasikan suatu persamaan

logika yang berkaitan dengan masukan dan keluaran dalam rangkaian logika.
Kondisi level tegangan masukan dalam rangkaian logika dapat menentukan
kondisi level tegangan keluaran rangkaian logika tersebut.Aljabar Boolean sangat
mudah digunakan jika dibandingkan dengan aljabar lainnya,karena aljabar
 5

boolean hanya memiliki dua logika yaitu ‘0’ dan ‘1’ . pada aljabar boolean tidak
ada logika pecahan, desimal, logaritmik, akar, dan lain sebagainya. Pada aljabar
boolean pun hanya terdapat tiga operasi dasar yaitu AND, OR dan NOT. Ketiga
operasi tersebut disebut operasi logika . ketiga operasi tersebut dapat diperoleh
melalui rangkaian digital atau gerbang logika yang dapat dibentuk dari dioda,
transistor danresistor.

Selanjutnya, kita akan menggunakan aljabar boolean untuk menjelaskan ketiga

gerbang dasar dan gerbang logika lainnya yang dibentuk dari gerbang dasar.

1.2.2 TabelKebenaran
Tabel kebenaran terdiri dari urutan kemeungkinan level logika masukan
dan level logika keluaran. Tabel kebenaran digunakan untuk menunjukkan
bagaimana level logika keluaran pada rangkaian logika dipengaruhi oleh level
logika masukan pada rangkaian logika.Tabel kebenaran memuat semua kombinasi
level logika masukan pada rangkaian logika. Gambar 2.1 memperlihatkan blok
rancangan rangkaian logika dengan beberapa masukan dankeluaran.

Gambar 1.1 Bagan sistem a)2 masukan b)3 masukan dan c)4 masukan

contoh tabel kebenaran untuk masing-masing bagan rangkaian logika dapat kita
lihat pada tabel 1.2, tabel 1.3, dan tabel 1.4
 6

Tabel 1.2 contoh tabel kebenaran 2 masukan (A dan B) dan 1 keluaran(Y)

Tabel 1.3 contoh tabel kebenaran 3 masukan (A, B dan C) dan 1 keluaran(Y)
 7

Tabel 1.4 contoh tabel kebenaran 4 masukan (A, B ,C dan D) dan 1 keluaran(Y)

Jumlah baris dalam tabel kebenaran didasarkan pada jumlah kombinasi dari
masukan atau diketahui dengan persamaan 2N(N adalah jumlah masukan).
Rancangan rangkaian logika yang memiliki 2 buah masukan maka jumlah baris

atau kemungkinan kombinasi masukan adalah 22 atau sama dengan 4. Untuk

rancangan logika dengan 3 masukan maka akan memiliki jumlah baris atau
kemungkinan kombinasi adalah 16.

Pada tabel 2.2 diperlihatkan contoh tabel kebenaran dengan dua masukan yaitu A
dan B, dan sebuah keluaran, yaitu Y. Pada tabel tersebut dimisalkan level logika
keluaran Y akan berlogika ‘1’ ketika logika level logika masukan A berlogika ‘0’
dan level masukan B berlogika ‘1’ . atau level logika keluaran akan berlogika ‘1’
ketika logika level logika masukan A dan level logika masukan B berlogika ‘1’.

Pada table 1.3diperlihatkan contoh table kebenaran dengan tiga

masukan,yaituA,B,Cdan D, dan sebuah keluaran, yaitu Y. Pada tabel tersebut
dimisalkan level logika keluaran Y akan berlogika ‘1’ ketika logika level logika
 8

masukan A dan level logika masukan B saja yang berlogika‘1’.Atau level

keluaran logika akan berlogika‘1’ ketika logika level logika masukan A saja yang
berlogika‘1’.Atau level logika keluaranY akan berlogika‘1’ketika logika level
logika masukan A dan level logika masukan B berlogika‘1’.

Pada tabel 2.4 diperlihatkan contoh tabel kebenaran dengan empat masukan, yaitu
A, B,C dan D, dan sebuah keluaran, yaitu Y. Pada tabel tersebut dimisalkan level
logika keluaran Y akan berlogika ‘1’ ketika logika level logika masukan D saja
yang berlogika ‘1’. Atau level logika keluaran berlogika ‘1’ ketika logika level
logika masukan A dan level logika masukan D saja yang berlogika‘1’ .Atau level
logika keluaran Y akan berlogika‘1’ ketika logika level logika masukan A,C dan
D saj yang berlogika‘1’.Atau level logika keluaran Y akan berlogika ‘1’ ketika
logika level logika masukan A, B, C dan D berlogika‘1’.

1.2.3 Operasi Dan Gerbang LogikaAnd

Operasi logika AND merupakan logika dasar yang pertama. Operasi
logikaANDmenggunakantanda‘.’Sebagaitandaoperasinya.Padaoperasilogika AND
berlaku ketentuan: keluaran akan berlogika tinggi (High) jika semua masukan
berlogika tinggi (High). Gerbang AND adalah gerbang logika dasar yang
memiliki dua atau lebih masukan dengan satu keluaran. Bentuk simbol gerbang
logika AND dengan dua masukan ditunjukan pada gambar 1.2

a)simbol standart b) simbol IEEE

Gambar 1.2 Simbol Gerbang logika AND dua masukan ,

Ekspresi Boolean untuk logika AND adalah

Y = A.B (dibaca “Y sama dengan A AND B”)

 9

Jika kita masukan logika A dan B maka akan diperoleh hasil seperti berikut ini:
Dimisalkan: A = 0 dan B = 0, maka logika Y → 0.0 =0

A = 0 dan B = 1, maka logika Y → 0.1 = 0 A = 1 dan B = 0, maka logika Y → 1.0

= 0 A = 1 dan B = 1, maka logika Y → 1.1 =1

Permisalan diatas dapat dibuat suatu tabel logika kebenaran seperti pada tabel 1.5

Tabel 1.5 kebenaran Logika AND dengan dua masukan

Jika kita ilustrasikan masukan dan keluaran gerbang logika AND dalam diagram
waktu maka akan diperoleh hasil seperti gambar 1.3

Berikut nilai logika pada gambar 1.3, yaitu:

Gambar 1.3 Contoh diagram waktu pada operasi logika AND

 Pada saat t0, logika masukan A dan B berlogika ‘0’ sehingga Y akan
 10

menghasilkan ‘0’.
 Pada saat t1, keluaran Y masih berlogika ‘0’ karena salah satu masukan masih
berlogika ‘0’ yaitu masukan A.
 Pada saat t2, masukan A dan B berlogika ‘1’ sehingga keluaran Y menghasilkan
‘1’.
 Pada saat t3, keluaran Y kembali berlogika ‘0’ karena masukan B berlogika ‘0’.
Keluaran Y tetap berlogika ‘0’ hingga akan memasuki t6 karena masukan A dan B
pada t4 berlogika ‘0’ dan pada saat t5 masukan A dan B berlogika ‘0’ dan ‘1’.
 Pada saat t6. Masukan A dan B kembali berlogika ‘1’ sehingga keluaran Y
menghasilkan ‘1’.
 Pada saat t7, keluaran Y kembali berlogika ‘0’ karena masukan B berlogika ‘0’.

Pada saat t8, keluaran Y tetap berlogika ‘0’ karena kondisi masukan dan masukan
B berlogika ‘0’.

Gambar 1.4 Simbol Gerbang logika AND 3 masukan a)simbol standart, b)simbol
IEEE

Untuk simbol gerbang logika AND dengan tiga masukan dan persamaannya serta
tabel kebenaran dapat dilihat pada gambar 1.4 dan tabel 1. 6

Tabel 1.6 Tabel Kebenaran logika AND dengan 3 masukan

 11

Gerbang logika AND dapat kita jumpai pada IC TTL 7408, 7411, dan 7421
seperti ditampilkan pada gambar 1.5.

Gambar 1.5 IC TTL gerbang logika AND a)7408 b)7411 dan c)7421
 12

1.3 Hasil Percobaan

1.3.1 PercobaanPertama

Komponen yang kami gunakan antara lain:

1. Input ( 1 buah )
2. Not ( 1 buah )
3. Output ( 1 buah )

Gambar 1.6 Diagram di Aplikasi Quartus

Gambar 1.7 Simulation Waveform Editor

Tabel Pin Planner 1A

Pin Sinyal Deskripsi
A SW (0) Input
F LED Red (0) Output

Tabel Pengujian 1A
 13

A F
0 1
1 0

Gambar 1.8 Hasil Percobaan 1A

Percobaan 1B

1. Input ( 2 buah )
2. OR ( 1 buah )
3. Output ( 1 buah )

Gambar 1.9 Diagram di Aplikasi Quartus

 14

Gambar 1.10 Simulation Waveform Editor

Tabel Pin Planner 1B

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
F LED Red (0) Output

Tabel percobaan 1B
A B F
0 0 0
0 1 1
1 0 1
1 1 1

Gambar1.11 Hasil Percobaan 1B

 15

Percobaan 1C
1. Input ( 2 buah )
2. AND ( 1 buah )
3. Output ( 1 buah )

Gambar 1.12 Diagram di Aplikasi Quartus

Gambar 1.13 Simulation Waveform Editor

Tabel pin planner percobaan 1C

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
F LED Red (0) Output

Tabel pengujian percobaan 1C

A B F
0 0 0
0 1 0
1 0 0
1 1 1
 16

Gambar 1.14 Hasil Percobaan 1C

Percobaan 1D
1. Input ( 2 buah )
2. NAND ( 1 buah )
3. Output ( 1 buah )

Gambar 1.15 Diagram di Aplikasi Quartus

Gambar 1.16 Simulation Waveform Editor

Tabel pin planner percobaan 1D

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
F LED Red (0) Output

Tabel pengujian percobaan 1D

A B F
0 0 1
0 1 1
1 0 1
1 1 0
 17

Percobaan 1E
1. Input ( 2 buah )
2. XOR ( 1 buah )
3. Output ( 1 buah )

Gambar 1.17 Diagram di Aplikasi Quartus

Gambar 1.18 Simulation Waveform Editor

Tabel Pin Planner Percobaan 1E

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
F LED Red (0) Output

Tabel pengujian percobaan 1E

A B F
0 0 0
0 1 1
1 0 1
1 1 0
 18

1.3.2 Hasil Percobaan Kedua

Percobaan 2A
1. Input ( 3 buah )
2. OR ( 1 buah )
3. Output ( 1 buah )

Gambar 2.19 Diagram di Aplikasi Quartus

Gambar 2.20 Simulation Waveform Editor

Tabel pin planner percobaan 2A

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
F LED red (0) Output

Tabel Pengujian 2A
A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
 19

1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1

Percobaan 2B
1. Input ( 3 buah )
2. Gerbang AND ( 1 buah )
3. Output ( 1 buah )

Gambar 2.21 Diagram di Aplikasi Quartus

Gambar 2.22 Simulation Waveform Editor

Tabel pin planner percobaan 2B

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
F LED red (0) Output

Tabel percobaan 2B
A B C F
0 0 0 0
0 0 1 0
 20

0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
 21

Percobaan 2C

1. Input ( 3 buah )

2. Gerbang NAND ( 1 buah )

3. Output ( 1 buah )

Gambar 2.23 Diagram di Aplikasi Quartus

Gambar 2.24 Simulation Waveform Editor

Tabel pin planner percobaan 2C

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
F LED red (0) Output
Tabel percobaan 2C
A B C F
0 0 0 1
 22

0 0
0 1
0 1
1 0
1 0
1 1
1 1
1 1
0 1
1 1
0 1
1 1
0 1
1 0

Percobaan 2D

1. Input ( 3 buah )

2. NOR ( 1 buah )

3. Output ( 1 buah )

Gambar 2.25 Diagram di Aplikasi Quartus

Gambar 2.26 Simulation Waveform Editor

Tabel pin planner percobaan 2D

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
F LED red (0) Output
 23

Tabel percobaan 2D
A B C F
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0

1.3.3.Hasil Percobaan Ketiga

Percobaan 3A
1. Input ( 4 buah )
2. OR ( 1 buah )
3. Output ( 1 buah )
 24

Gambar 3.27 Diagram di Aplikasi Quartus

Gambar 3.28 Simulation Waveform Editor

Tabel pin planner percobaan 3A

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
D SW (3) Input
F LED Red (0) Output

Tabel Pengujian 3A
A B C D F
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 1 0 1
1 0 1 1 1
 25

1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
 26

Percobaan 3B

1. Input ( 4 buah )

2. AND ( 1 buah )

3. Output ( 1 buah )

Gambar 3.29 Diagram di Aplikasi Quartus

Gambar 3.30 Simulation Waveform Editor

Tabel pin planner percobaan 3B

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
D SW (3) Input
F LED Red (0) Output
 27

Tabel pengujian percobaan 3B

A B C D F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

Percobaan 3C

1. Input ( 4 buah )

2. NAND ( 1 buah )

3. Output ( 1 buah )

Gambar 3.31 Diagram di Aplikasi Quartus

Gambar 3.32 Simulation Waveform Editor

 28

Tabel pin planner percobaan 3C

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
D SW (3) Input
F LED Red (0) Output
Tabel pengujian percobaan 3C
A B C D F
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

Percobaan 3D

1. Input ( 4 buah )
2. NOR ( 1 buah )
3. Output ( 1 buah )

Gambar 3.33 Diagram di Aplikasi Quartus

 29

Gambar 3.34 Simulation Waveform Editor

Tabel pin planner percobaan 3D

Pin Sinyal Deskripsi
A SW (0) Input
B SW (1) Input
C SW (2) Input
D SW (3) Input
F LED Red (0) Output
 30

Tabel percobaan 3D
A B C D F
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

1.4 Analisa
1.4.1 Percobaan Pertama
Percobaan 1A
Pada percobaan 1A menggunakan 3 komponen yaitu 1 input, 1
gerbang NOT, dan 1 output. Pada percobaan tersebut pengamat
mendapatkan hasil yaitu ketika swtich pada posisi off (bernilai 0) LED
menyala (bernilai 1) dan pada saat switch di posisi on (bernilai 1)
LED menjadi off (bernilai 0). Pengamat mendapat analisa bahwa
gerbang NOT memiliki sitem kerja sebagai pembalik input (reverse
input) yaitu ketika NOT diberi nilai input 1 maka output akan dibalik
menjadi 0 dan input 0 akan di ubah outputnya menjadi 1.

Percobaan 1B

Pada percobaan 1B pegamat melakukan percobaan pada gerbang OR, pada

gerbang OR digunakan sistem penjumlahan pada input untuk menghasil kan
 31

output. Percobaan kali ini menggunakan 2 input, 1 gerbang or 2 inputan , dan 1

output. Pada percobaan ini pengamat mendapatkan hasil yaitu ketika switch 1 dan
2 pada posisi on maka LED akan menyala dan pada posisi kedua switch off LED
akan mati. Namun jika hanya satu switch yang di ON-kan output LED akan tetap
menyala. Sesuai dengan table kebenaran dan persamaan Boolean nya, gerbang
OR hanya membutuh kan salah satu dari kedua inputan nya untuk memberikan
output 1.

Percobaan 1C
Pada percobaan 1C pengamat menggunakan gerbang logika AND 2
inputan untuk percobaan selanjutnya. Hasil percobaan ini didapat bahwa gerbang
AND harus mendapatkan input bernilai 1 pada kedua inputanya untuk
mendapatkan nilai 1 pada outputnya, hal ini dikarenakan gerbang AND
menggunakan prinsip perkalian yang berbeda dengan percobaan sebelumnya yang
menggunakan gerbang OR dengan prinsip penjumlahan.

Percobaan 1D

Pada percobaan 1D gerbang logika yang digunakan adalah gabungan dari

dua buah gerbang logika yaitu gerbang AND dan gerbang OR. Pada dasarnya
output yang dihasilkan oleh gerbang ini mirip dengan dengan gerbang AND
namun yang membedakan nya adalah pembalikan nilai output dari 1 menjadi 0
dan nol menjadi 1. Ini dikarenakan adanya gerbang NOT yang membalikan nilai
output nya.

Percobaan 1E

Pada percobaan 1E adalah gerbang XOR yaitu penggabungan dari 3 buah gerbang
logika AND, OR, dan NOT. Karena gerbang XOR merupakan penggabungan dari
3 jenis gerbang logika maka gerbang hanya akan mengeluarkan nilai input
1(High) jika hanya salah satunya diberi nilai 1 dan akan bernilai 0 jika kedua
input nya bernilai sama seperti 11 atau 00.

1.4.2 Percobaan Kedua

 32

Pada percobaan kedua rangkaian yang digunakan serupa dengan rangkaian yang
telah dibahas pada percobaan pertama yaitu AND, OR, NOT, namun yang
membedakan hanyalah jumlah input nya yaitu bejumlah 3 inputan dan tetap
menggunakan 1 outputan. Perbedaan pada percobaan kedua dan pertama adalah
adanya penambahan gerbang logika NOR 3 input yang prinsip kerja nya sama
dengan NOR 2 input yaitu menggunakan penjumlahaan.
 33

Percobaan Ketiga

Pada percobaan Ketiga hanyalah pengembangan dari percobaan sebelumnya

yaitu percobaan pertama dan kedua dengan penambahaan jumlah input dari 2 dan
3 input menjadi 4 buah input,prinsip kerja gerbang logika masih sama seperti
materi yang sudah di bahas sebelumnya.

1.5 Kesimpulan
Dari seluruh praktikum yang telah dilakukan pengamat dapat
mengambil kesimpulan bahwa rankaian logika hanya menggunakan dua
jenis digit sebagai inputan yaitu 1 dan 0. Seluruh rangakaian logika yang di
amati memiliki prinsip kerja yang mirip yaitu menggunakan penjumlahan,
perkalian, atau pembalik (inverse). Dari keseluruh percobaan yang telah di
lakukan perbedaan yang paling terlihat hanyalah penggunaan jumlah input
yang berbeda di tiap percobaan, lain dari itu sistem kerja gerbang logika
tetap sama.
 34

BAB 2
FLIP-FLOP

2.1 Tujuan
Praktikan mengenal dan memahami macam-macam Flip-Flop (FF) dan cara
kerjanya, yaitu FF SR, FF D dan FF JK.

2.2 Dasar Teori

Rangkaian sekuensial merupakan rangkaian logika yang dapat menyimpan
nilai logika data digital (‘0’ dan ‘1’). Rangkaian kombinasional maupun rangkaian
sekuensial akan selalu digunakan dalam sistem digital karena rangkaian
kombinasional akan berfungsi sebagai pengontrol data masukan maupun data
keluaran dari rangkaian sekuensial, dan rangkaian sekuensial berfungsi untuk
menyimpan data logika. Rangkaian logika sekuensial sebagai penyimpan data
yang paling sederhana dan menjadi dasar pembentuk rangkaian sekuensial lainnya
adalah Flip-Flop atau disingkat FF. Gambar 2.1 menunjukkan simbol FF secara
umum.

Gambar 2.1 Bagan FF secara umum

Secara umum, sebuah FF memiliki beberapa buah masukan dan dua buah
keluaran yaitu Ǫ dan Ǭ . Logika kedua keluaran FF tersebut saling berlawanan.
Keluaran Ǫ adalah keluaran FF secara, normal sedangkan Ǭ adalah inversi dari
keluaran normal FF (Q). FF terdapat dua kemungkinan keadaan (state), yaitu SET
dan RESET. SET adalah ketika nilai logika Ǫ adala ‘1’ (High). Dan RESET
adalah keadaan ketika nilai logika Ǫ adalah ‘0’ (Low). Selain menghasilkan
kondisi SET dan RESET, FF juga memiliki fungsi untuk menyimpan data
sehingga FF disebut juga Latch.
 35

2.2.1 CLOCK
Clock berfungsi sebagai sinyal untuk mengatur kapan suatu sistem
digital bekerja. Sinyal clock yang digunakan adalah sinyal pulsa yang
memiliki nilai ‘0’ dan ‘1’. Keluaran sistem digital digerakkan saat transisi
perubahan nilai logika dari sinyal clock. Pada sinyal clock terdapat dua
transisi, yaitu transisi positif dan transisi negative. Transisi positif terjadi
ketika sinyal clock berubah dari ‘0’ menjadi ‘1’ dan transisi negatif terjadi
ketika sinyal clock berubah dari ‘1’ menuju ‘0’ seperti yang ditunjukkan
pada gambar 2.2

Gambar 2.2 Sinyal Clock

2.2.2 FLIP-FLOP SET RESET

Set-Reset FF atau lebih dikenal dengan sebutan SR FF adalah sebuah
FF yang memiliki kondisi keluaran SET dan RESET. SR FF dapat dibangun
dari dua buah gerbang logika NAND atau dua buah gerbang logika NOR.

Tabel 2.1 Kebenaran logika FF SR (gerbang NAND)

S R Ǫn Ǭn Keterangan
0 0 1 1 Invalid
0 1 1 0 Set
1 0 0 1 Reset
1 1 Ǫn-1 Ǭn-1 Menahan

Tabel 2.2 Kebenaran logika FF SR (gerbang NOR)

 36

S R Ǫn Ǭn Keterangan
0 0 Ǫn-1 Ǭn-1 Menahan
0 1 0 1 Reset
1 0 1 0 Set
1 1 0 0 Invalid

2.2.3 FLIP-FLOP D
Adanya kondisi invalid atau kondisi yang tidak boleh terjadi pada FF
yang memiliki dua keluaran yang saling berlawanan. Pada FF D kondisi
invalid dapat dihindari, karena FF D dapat dibangun dari FFSR dengan
menambahkan sebuah gerbang NOT pada bagian masukan FF SR. Masukan
R diperoleh dari hasil pembalikan masukan s, sehingga masukan pada FF D
hanya satu buah yaitu masukan D dengan keluaran Ǫ dan Ǭ.
Kondisi yang dapat terjadi pada FF D adalah kondisi SET dan
RESET, sedangkan kondisi menahan data hanya terjadi saat logika clock
tidak aktif. Kemungkinan perubahan data dapat dilihat pada tabel 2.3.

Tabel 2.3 Kebenaran Logika FF D

Clk D Ǫn Keterangan
0 X Ǫn-1 Menahan Ǫ
↓ 0 0 Reset : Ǫ = 0
↓ 1 1 Set : Ǫ = 1

2.2.4 FLIP-FLOP JK
FF JK merupakan FF yang memiliki dua buah masukan, yaitu J dan K
dan dua buah keluaran, yaitu Ǫ dan Ǭ Pada FF JK terdapat empat kondisi
seperti halnya pada FF SR. Namun, pada FF SR dengan menambahkan dua
gerbang logika NAND sebagai pengontrol kondisi masukan agar tidak
terjadi kondisi invalid pada FF SR. Kemungkinan logika Ǫ dan Ǭ pada
rangkaian FF JK di atas dapat disusun seperti pada Tabel 2.2.

Tabel 2.4 Kebenaran logika FF JK

J K Ǫn Keterangan
0 0 Ǫn-1 Menahan Ǫ
 37

0 1 0 Reset : Ǫ = 0
1 0 1 Set : Ǫ = 1
1 1 Toogle Berubah Kondisi

Tabel kebenaran untuk FF JK dengan sinyal clock aktif High dan FF JK dengan
sinyal clock aktif High dapat dilihat berturut-turut pada tabel 2.5 dan 2.6.

Tabel 2.5 Logika kebenaran FF JK dengan sinyal clock aktif high

Clk J K Ǫn Keterangan
↑ 0 0 Ǫn Menahan Ǫ
↑ 0 1 0 Reset : Ǫ = 0
↑ 1 0 1 Set : Ǫ = 1
↑ 1 1 Toogl Berubah Kondisi
e

Tabel 2.6 Logika kebenaran FF JK dengan sinyal clock aktif low

Clk J K Ǫn Keterangan
↓ 0 0 Ǫn Menahan Ǫ
↓ 0 1 0 Reset : Ǫ = 0
↓ 1 0 1 Set : Ǫ = 1
↓ 1 1 Toogl Berubah Kondisi
e

2.2.5 FLIP-FLOP T
Flip-Flop T merupakan sebuah FF yang memiliki sebuah masukan,
yaitu T dan dua buah keluaran, yaitu Ǫ dan Ǭ. FF T dapat dibangun dari
Flip-Flop JK dengan cara menggabungkan masukan J dan K sehingga hanya
akan diperoleh kondisi menahan (hold) atau toggle.

Tabel 2.7 Logika kebenaran FF T

Clk T Ǫn Keterangan
↓ 0 Ǫn-1 Menahan Ǫ
↓ 1 Toogle Berubah Kondisi

2.2.6 Masukan Asinkron

 38

Sinyal masukan sinkron adalah sinyal masukan yang akan

mempengaruhi hasil pada sinyal keluaran masing-masing FF ketika sinyal
masukan clock aktif.
Sinyal masukan asinkron adalah sinyal masukan yang akan
mempengaruhi kondisi sinyal keluaran masing-masing FF pada saat sinyal
masukan asinkron aktif, tanpa menunggu sinyal masukan clock aktif.
Kedua sinyal asinkron tersebut adalah sinyal masukan Preset (PRE)
dan Clear (CLR). Sinyal masukan (PRE) berfungsi untuk menghasilkan
kondisi sinyal keluaran logika ‘1’ sedangkan sinyal masukan (CLR)
berfungsi untuk menghasilkan kondisi sinyal logika ‘0’.

Tabel 2.8 Kemungkinan sinyal masukan asinkron pada FF JK

PRE CLR Ǫn Keterangan
1 1 Ǫn+1 FF JK bekerja secara normal sesuai
masukan asinkron
0 1 1 Set : Ǫ = ‘1’
1 0 1 Reset : Ǫ = ‘0’
0 0 X Kondisi masukan yang dilarang

2.3 Hasil Percobaan Praktikum

2.3.1 Percobaan Pertama

Gambar 2.3.1 Rangkaian Flip-Flop SR

 39

Gambar 2.3.2 Diagram waktu Flip-Flop SR

Gambar 2.3.3 Keluaran pada Altera

Tabel 2.3.1 Pengujian I

S R Q1 Q2
0 1 0 1
0 0 0 1
1 0 1 0
1 0 1 0
0 1 0 1
0 1 0 1

2.3.2 Percobaan Kedua

 40

Gambar 2.3.4 Rangkaian Flip-Flop SR dengan NAND Latch dengan

tiga input, yaitu S (Set), R (Reset) dan CK (Clock)

Gambar 2.3.5 Diagram waktu Flip-Flop SR dengan clock

Gambar 2.3.6 Keluaran pada Altera

Tabel 2.3.2 Pengujian II

CR S R Q QN
0 0 1 Nc Nc
0 0 0 Nc Nc
0 1 0 Nc Nc
0 1 0 Nc Nc
1 0 0 Nc Nc
1 0 1 1 0
 41

1 1 1 1 1
1 0 0 Nc Nc
1 0 1 1 0

2.3.3 Percobaan Ketiga

Gambar 2.3.7 Rangkaian Flip-Flop D

Gambar 2.3.8 Diagram waktu Flip-Flop D dengan clock

Gambar 2.3.9 Keluaran pada Altera

Tabel 2.3.3 Pengujian III

 42

Ck D F1
0 1
0 0
1 0
1 0
0 0
0 1
1 1
0 0
0 1
F2
0 1
0 1
0 1
0 1
0 1
0 1
1 0
0 1
0 1

2.3.4 Percobaan Keempat

Gambar 2.3.10 Rangkaian Flip-Flop JK dengan clock

Gambar 2.3.11 Diagram waktu Flip-Flop JK dengan clock

 43

Gambar 2.3.12 Keluaran pada Altera

Tabel 2.3.4 Pengujian IV

Ck J K 1Q 2Q
0 0 0 1 0
1 0 0 1 0
0 1 0 1 0
1 1 0 1 0
0 0 1 0 1
1 0 1 1 0
0 1 1 1 0
1 1 0 1 0
0 0 0 1 0
1 1 1 1 0
0 0 1 1 0
1 0 1 0 1
0 1 1 0 1
 44

2.4 Pembahasan & Analisa

2.4.1 Percobaan 1
Pada percobaan pertama yaitu rankaian Flip-Flop SR dengan Active
High dimana pada keadaan normal kedua input FF bernilai 0 dan
membutuhkan nilai input 1 untuk pengoprasian nya. Pada FF SR kedua
input tidak boleh memiliki dua input yang bernilai 1 karena akan
menyebabkan output menjadi Invalid. Pada saat S0 dan R0 maka Q dapat
bernilai 0 atau 1 sesuai dengan nilai input sebelumnya, pada saat S1 dan R0
maka Q akan bernilai 1 dan sebaliknya jika S0 dan R1 maka Q0. Ini
dikarenakan rangkaian FF SR yang menggunakan 2 gerbang NOR yang
disusun secara silang antara input dan outputnya.

2.4.2 Percobaan 2
Pada percobaan kedua ditambahkan fungsi Latch pada inputan FF.
perbedaan pada FF SR dan FF SR dengan Latch adalah penambahan 2
gerbang NAND pada input FF sebagai penahan agar output tidak berubah
setelah diberi input dan menunggu inputan selanjutnya, proses ini dapar
dilihat pada gambar 2.3.5. pada saat S1,CR0, dan R0 maka Q0. Pada saat
S1,Q1, dan R0 maka Q1, karena adanya fungsi Latch ketika S0, QR1, dan
R0 maka Q akan tertahan dengan nilai sebelumnya yaitu 1. Ketika S0,QR1,
 45

dan R1 maka Q menjadi 0 dan ketika S0,QR1 dan R0 maka Q akan tertahan
pada nilai sebelum nya yaitu 0.

2.4.3 Percobaan 3
Pada percobaan ketiga rangkaian yang di gunakan adalah Flip-Flop D
menggunakan komponen IC 7474. Pada rankaian kali ini Flip-Flop D
memiliki karakteristik yang mirip dengan gerbang AND namun bekerja
dengan cara yang berbeda. Pada saat D0 dan QR1 maka Q0, saat D dan QR
berniali 1 (High) maka Q bernilai 1., namun pada saat D1 dan QR0 maka Q
akan tertahan pada nilai sebelum nya yaitu 1 dan nilai Q tidak akan berubah
meskipun D berniali 0 karena QR berniali 0. Pada saat D0 dan QR1 maka
Q0. Nilai Q akan mengikuti nilai D apa bila QR pada posisi High dan akan
tertahan pada nilai sebelumnya ketika QR0.

2.4.4 Percobaan 4
Pada percobaan keempat yaitu percobaan JK FF dengan Clock
menggunakan 3 inputan dan 2 outputan. Pada dasar nya rangkaian JK FF
mirip dengan FF SR namun yang membedakan adalah penambahan gerbang
AND pada rangkaian yang mencegah terjadinya input Invalid yang terjadi
pada FF SR. Berdasarkan tabel 2.4 ketika input J dan K bernilai 0 maka
output akan Q akan meneruskan input sebelumnya pada percobaan kali ini
adalah 0. Dengan demikian tabel hasil pengujian 2.3.4 sesuai dengan
ketetapan pada tabel kebenaran JK FF.

2.5 Kesimpulan
Dari percobaan yang telah dilakukan pada bab ini pengamat dapat
mengambil kesimpulan bahwa rangkaian Flip-Flop adalah rangkaian elektronika
yang berfungsi seperti saklar otomatis yang membalikan nilai output dari inputan
secara konitu atau terus menerus. Flip-Flop memer lukan input data berupa
bilangan binary yaitu 1 dan 0. Pada bab ini pengamat menganalisa bahwa dari
berbagai jenis Flip-flop yang dibahas, semua memiliki fungsi yang sama namun
cara kerja dan karakteristik yang berbeda.
 46

BAB 3
REGISTER

1.1 Tujuan

Praktikan dapat mengenal dan memahami macam- macam reagister

dan cara kerjanya yang dibedakan berdasarkan cara data memasuki register
dan cara data keluar dari register.

1.2 Dasar teori

Register adalah suatu kumpulan sederhana dari beberapa FF yang

dapat menyimpan sejumlah data biner. Setiap FF hanya akan menyimpan
satu bit data biner. Register yang digunakan untuk menyimpan 8 bit data
biner harus memiliki 8 buah FF. dengan kata lain, register yang digunakan
untuk menyimpan sejumlah data biner harus memiliki jumlah FF yang sama
dengan jumlah bit data biner tersebut. Kumpulan FF tersebut harus
terhubung satu dengan yang lainnya sehingga sejumlah bit data biner dapat
disimpan dalam register maupun dikeluarkan dari register. Kumpulan FF
yang memiliki fungsi tersebut dinamakan shift register.

Pada shift register terdapat dua cara dalam melakukan penyimpanan

Dan pengeluaran data biner. Pertama, yaitu pergeseran seri (serial shifting).
Data pada Register dapat dimasukan atau dikeluarkan secara seri per bit.
Awal data dapat dimulai dari bit data biner LSB atau MSB. Kedua, yaitu
pergeseran paralel (parallel shifting). Seluruh data pada register dapat
dimasukkan atau dikeluarkan secara serentak atau bersamaan. Dengan
mengetahui cara penyimpanan Dan pengeluaran data biner pada register
maka kita dapat memperoleh beberapa macam tipe register yang didasarkan
oleh cara penyimpanan dan pengeluaran data biner tersebut, yaitu :

a. Register Parallel In Parallel Out (PIPO), ( Contoh: IC TTL

 47

74LS174)
b. Register Serial In Serial Out (SISO), (Contoh: IC TTL 74LS91)
c. Register Serial In Parallel Out ( SIPO), (Contoh: IC TTL 74LS164)
d. Register Parallel In Serial Out ( PISO ), (Contoh: IC TTL 74LS165

Adapun Jenis FF yang banyak digunakan untuk menyusun shift

register adalah FF. Hal ini dikarenakan memanfaatkan fungsi kerja FF D
yaitu merekam Dan menahan data. Kondisi menyimpan data dilakukan oleh
FF D pada saat sinyal masukan clock aktif, sedangkan kondisi menahan data
terjadi pada saat sinyal clock tidak aktif.

Pada uraian berikut, kita akan membahas satu persatu macam-

macam tipe shift register.

1.2.1 SHIFT REGISTER PARALEL IN PARALEL OUT (PIPO)

Shift Register Parallel In Parallel Out (PIPO)

merupakan Shift Register yang cara masuk Dan

keluarnya data dari register dilakukan secara pararel
seperti yang diilustrasikan pada Gambar 3.1. Pada
tersebut dapat kita lihat bahwa Shift Register PIPO
hanya memerlukan satu waktu untuk mengirimkan
atau memindahkan data dari masukan ke kuluaran.
Parallel In

Xn …. X1 X0

Parallel Out

Gambar 3.2 memperlihatkan contoh rangkaian shift register

 48

Parallel In Parallel Out (PIPO) dengan 4 buah FF D aktif Low

sehingga disebut register 4 bit. Register tersebut memiliki PDPCPBPA
Dan keluaran QDQCQBQA . Sinyal masukan CLR berfungsi untuk
melakukan reset secara asinkron terhadap rangkaian register agar
kondisi keluaran menjadi 0000 tanpa menunggu sinyal clock terlebih
dahulu. Pada rangkaian ini, masukan PDPCPBPA akan dimasukan secara
parallel Dan dikeluarkan secara parallel ke Q DQCQBQA Pada saat
sinyal clock pada transisi negatif.

Gambar 3.2 Contoh Shift Register PIPO 4 bit

Salah satu IC TTL yang memuat Shift Register Parallel In Parallel
Out adalah IC TTL 74LS174. Bagan IC TTL 74LS174
diperlihatkan pada Gambar 3.4. IC 74LS174 dapat menampung
data hingga 6 bit dengan sinyal masukan clock aktif high ( bekerja
pada transisi positif).

Gambar 3.3 Register IC TTL 74LS174

 49

1.2.2 SHIFT REGISTER SERIAL IN SERIAL OUT (SISO)

Shift Register Serial In Serial Out (SISO) bekerja dengan cara

perpindahan datanya secara seri baik cara data masuk maupun data
keluar, sehingga shift register ini hanya memiliki sebuah saluran
masukan Dan sebuah saluran keluaran. Ada dua macam cara
pergeseran seri berdasarkan arah pergeserannya, yaitu Shift Right Dan
Shift Left . Sebuah shift register dikatakan shift right manakala data
bit yang masuk Dan keluar adalah bit MSB. Kebalikannya, sebuah
shift register dikatakan shift left manakala data bit yang masuk
terlebih dahulu adalah bit MSB Dan data bit yang terakhir masuk
adalah bit LSB. Ilustrasi pergeseran data tersebut dapat kita lithat
seperti pada Gambar 3.5.

Serial
Xn …. X1 X0

In (Shiif)

Serial In
Xn …. X1 X0

Gambar 3.4 Cara perpindahan data pada shift Register SISO

Selanjutnya, mari kita perhatikan contoh shift serial in serial out

(SISO) dengan 4 buah FF D yang ditampilkan pada Gambar 3.6.
Register SISO tersebut memiliki masukan DA pada FF A sebagai
Serial In Dan keluaran QA pada FF D sebagai serial out, sementara
itu, keluaran FF A dihubungkan dengan masukan FF B, keluaran FF
B dihubungkan pada masukan FF C , Dan keluaran
FF C dihubungkan pada masukan FF D. Semua
Data SET SET SET SET Data
DQ DQ DQ DQ

CLR Q CLR Q CLR Q CLR Q

Clock
 50

sinyal masukan clock pada masing-masing FF dihubungkan pada satu

sumber clock sehingga setiap FF akan bekerja mengolah data
masukan dalam waktu yang sama. Semua sinyal masukan CLR pada
masing-masing FF dihubungkan menjadi satu masukan untuk
melakukan reset secara asikron terhadap rangkaian register agar
kondisi keluaran menjadi 0000 tanpa menunggu sinyal clock terlebih
dahulu

Gambar 3.5 Shift Register SISO 4 bit

Pada rangkaian ini, masukan DA akan dimasukan ke dalam FF

A. Pada clock pertama aktif data tersebut akan dikeluarkan pada QA
Dan sekaligus menjadi masukan ada FF B. Pada clock kedua aktif
data tersebut akan dikeluarkan pada QB Dan sekaligus menjadi
masukan pada FF C . pada clock ketiga data tersebut akan tersebut
akan dikeluarkan pada Qc Dan sekaligus menjadi masukan FF D. Dan
clock keempat data tersebut akan dikeluarkan pada QD. Berdasarkan
proses diatas dapat diketahui bahwa untuk mengeluarkan data yang
masuk melalui shift register SISO 4 bit ini memerlukan waktu 4 kali
sinyal clock aktif.
 51

1.2.3 REGISTER SERIAL IN PARALLEL OUT (SIPO)

Shift register serial in parallel out (SIPO) bekerja dengan cara

perpindahan data masuknya secara seri Dan data dikeluarkan secara
pararel seperti di perlihatkan pada gambar 3.7.

Gambar 3.7 Cara perpindahan data pada shift register SIPO

Gambar 3.6 mempelihatkan rangkaian shift register serial in

pararel out SIPO dengan 4 buah FF D. Shift register tersebut memiliki
masukan DA, pada FF A pada serial in Dan keluaran Q 1Q2Q3Q4
sebagai keluaran shift register, pada shift register ini data akan
dimasukan secara seri melalui DA Dan dikeluarkan secara pararel
melalui QA kemudian QB pada clock berikutnya, kemudian QB pada
saat clock berikutnya Dan kemudian QC pada clock berikutnya.

Keluaran data

Masukan
Data SET SET SET SET
DQ DQ DQ DQ

CLR
Q CLR
Q CLR
Q CLR
Q

Clock
 52

Gambar 3.7 shift register SIPO 4 bit

Contoh IC TTL yang digunakan sebagai shift register SIPO

adalah IC TTL 74LS164 seperti ditampilkan pada gambar 3.9 . IC ini
memuat saluran masukan A Dan B sebagai data masukan (kedua
masukan ini di AND kan secara internal ) Dan 8 buah keluaran serta
sebuah master reset yaitu CLR.

1.2.4 REGISTER PARALLEL IN SERIAL OUT (PISO)

Data masuk ke dalam Register secara paralel (serempak) dan ke

luar Register secara serial (bit per bit). Proses penyimpanan data pada
Register PISO adalah melalui 2 masukan asinkron yaitu Clear / Reset
untuk data 0 dan Set untuk data 1 pada masing-masing FF, sehingga
data tersebut akan muncul pada tiap-tiap keluaran Q-FF, dengan
memberikan satu pulsa Clock, maka data bergeser dari keluaran QA
sebagai data masukan FFB muncul pada keluaran QB (sedangkan data
di keluaran QA menjadi 0), data dari keluaran QB sebagai data
masukan FFC muncul pada keluaran QC, data dari keluaran QC sebagai
data masukan FFD muncul pada keluaran QD yang digunakan sebagai
keluaran data.

Gambar 3.8 Cara perpindahan data pada shift register SIP

Keluar
SET SET SET SET an
DQ DQ DQ DQ
Data

CLR CLR CLR CLR

Q Q Q Q

Cloc Masukan Data

 53

Gambar 3.9 PISO (Paralel Input - Serial Output)

Pemberian pulsa Clock kedua menyebabkan data bergeser dari

keluaran QA sebagai data masukan FFB muncul pada keluaran QB
(data di keluaran QA menjadi 0), data dari keluaran QB sebagai data
masukan FFC muncul pada keluaran QC (data di keluaran QB menjadi
0), data dari keluaran QC sebagai data masukan FFD muncul pada
keluaran QD yang digunakan sebagai keluaran data. Pemberian pulsa
Clock ketiga menyebabkan data bergeser dari keluaran QA sebagai
data masukan FFB muncul pada keluaran QB (data di keluaran QA
menjadi 0), data dari keluaran QB sebagai data masukan FFC muncul
pada keluaran QC (data di keluaran QB menjadi 0), data dari keluaran
QC sebagai data masukan FFD muncul pada keluaran QD yang
digunakan sebagai keluaran data QC (data di keluaran QC menjadi 0).
Pemberian pulsa Clock keempat menyebabkan data bergeser dari
keluaran QA sebagai data masukan FFB muncul pada keluaran QB
(data di keluaran QA menjadi 0), data dari keluaran QB sebagai data
masukan FFC muncul pada keluaran QC (data di keluaran QB menjadi
0), data dari keluaran QC sebagai data masukan FFD muncul pada
keluaran QD yang digunakan sebagai keluaran data, jadi memerlukan
4 pulsa Clock untuk mengeluarkan 4 bit data pada Register PISO,
untuk lebih jelasnya mengetahui cara kerja dari Register PISO
perhatikanlah tabel 9.3 dibawah ini.

Tabel 9.3 Register PISO 4 Bit

Masukan Data Keluaran

Clock Data
Set Clear Set Set
0 1 0 1 1 1
1 0 1 0 1 1
2 0 0 1 0 0
 54

3 0 0 0 1 1
4 0 0 0 0 0

Contoh IC Register PISO adalah 74165 dengan 8 masukan / bit paralel dan
masukan serial SER, sehingga data Register bisa diisikan paralel atau serial pada
FF-D yang diatur melalui masukan shift/load; yaitu apabila tinggi (1), maka data
diberikan pada masukan serial SER dan bit data digeser saat transisi naik dari
Clock dengan syarat masukan CLK INH berlogika 0 (jika masukan CLK INH
berlogika 1, maka tidak akan pernah terjadi adanya pulsa Clock), sedangkan
apabila masukan shift/load berlogika rendah (0), maka
data paralel diisikan pada Register melalui masukan A sampai
H, yang tidak memerlukan pulsa Clock dan masukan
1

16
2

15
3

14
4

13
74165
5

12
6

11
7

10

Gambar 3.10 IC TTL 74LS165

8

sebagai shift register PISO 8 bit

 55

1.3 Hasil Percobaan

1.3.1 Percobaan 1

A. Gambar skema rangkaian pada aplikasi Quartus

Gambar 3.1
Gambar 3.1 merupakan Rangkain register serial in pararel out
menggunakan Flip-Flop D dngan sinyal clock 1 Hz

B. Compilation rangkaian
 56

Gambar 3.2
Gambar 3.2 hasil compilation Rangkain register serial in pararel
out menggunakan Flip-Flop D dengan sinyal clock 1 Hz.
Compilation berfungsi untuk mengecek rangkain tersebut benar
atau salah.
C. Pin planner

Gambar 3.3
Gambar 3.3 pin planner digunakan untuk menkonsfigurasi pin yg
akan digunakan pada altera.

D. Rangkaian di atas dengan data masukan

 57

Gambar 3.4
Sebelum mensimulasikan harus dibuat dulu waveforms yg disebut
sebagai tes vektor untuk membangkitkan sinyal-sinyal input dan
menentukan sinyal ouput dan mencek bahwa rangkain itu benar.
Gamabar 3.4 merupakan simulasi rangkain register in pararel out
menggunakan flip-plop D tampilan diagram waktu dengan
masukan sesuai di modul.

E. Run timing simulation

Gambar 3.5
Setelah mendapatkan bahwa rangkaian yang didesain sudah benar secara
funsional, user harus melakukan timing simulation untuk melihat
bagaimana rangkaian kerja tersebut ketika diimplementasikan secara
nyata. Gambar 3.5 merupakan cara kerja rangkaian register serial in
pararel out menggunakan Flip-Flop D dengan sinyal clock 1 Hz.

F. G
a
m
ba
r
 58

hasil pengujian pada Altera

Gambar 3.6

1.3.2 Percobaan 2

A. Gambar skema rangkaian pada aplikasi Quartus

Gambar 3.7
Gambar 3.7 Merupakan Rangkain register serial in pararel out
menggunakan blok IC 74166 dngan sinyal clock 1 Hz

B. Compilation rangkaian

Gambar 3.8
Gambar 3.2 hasil compilation Rangkain register serial in pararel
 59

out menggunakan IC 74166 dengan sinyal clock 1 Hz.

Compilation berfungsi untuk mengecek rangkain tersebut benar
atau salah.
C. Pin palanner

Gambar 3.9
Pin planner digunakan mengkonfigurasi pin yg akan digunakan.
kita menkonfigurasi sesuai yg tertera dimodul.
D. Rangkaian di atas dengan data masukan.

Gambar 3.10
Sebelum mensimulasikan harus dibuat dulu waveforms yg disebut
sebagai tes vektor untuk membangkitkan sinyal-sinyal input dan
menentukan sinyal ouput dan mencek bahwa rangkain itu benar.
Gambar 3.10 merupakan simulasi rangkain register in pararel out
 60

menggunakan IC 74166 tampilan diagram waktu dengan masukan

sesuai di modul.

E. Run timing simulation

Gambar 3.11
Setelah mendapatkan bahwa rangkaian yang didesain sudah benar secara
funsional, user harus melakukan timing simulation untuk melihat
bagaimana rangkaian kerja tersebut ketika diimplementasikan secara
nyata. Gambar 3.11 merupakan cara kerja rangkaian register serial in
pararel out menggunakan IC 74166 dengan sinyal clock 1 Hz.

1.3.3 Percobaan 3

A. Gambar skema rangkaian pada aplikasi Quartus

 61

Gambar 3.12
Gambar 3.12 adalah Rangkain register serial in pararel out
menggunakan blok IC 74166 dngan sinyal clock 1 Hz yang
ditambahkan IC 74164

B. Compilation rangkaian

Gambar 3.13
Compilation berfungsi untuk mencek rangkaian. Gambar 3.13
memperlihatkan bahwa rangkaian sudah benar yg terlihat karena
ada bacaan sucsesful.

C. Pin planner
 62

Gambar 3.14
Gambar 3.14 kita menkonfigurasi pin planner masukan sesuai
dengan di modul dan setelah itu kita melakukan kompilasi.

D. Rangkaian di atas dengan data masukan

Gambar 3.15

Sebelum mensimulasikan harus dibuat dulu waveforms yg disebut

sebagai tes vektor untuk membangkitkan sinyal-sinyal input dan
menentukan sinyal ouput dan mencek bahwa rangkain itu benar.
 63

Gambar 3.15 merupakan simulasi rangkain register in pararel out

menggunakan IC 74166 yang ditambahkan 74164 tampilan
diagram waktu dengan masukan sesuai di modul

E. Run timing simulation

Gambar 3.16
Setelah mendapatkan bahwa rangkaian yang didesain sudah benar secara
fungsional, user harus melakukan timing simulation untuk melihat
bagaimana rangkaian kerja tersebut ketika diimplementasikan secara
nyata. Gambar 3.16 merupakan cara kerja rangkaian register serial in
pararel out menggunakan IC 74166 yang ditambah IC 74164
dengan sinyal clock 1 Hz.
 64

1.3.4 Percobaan 4

A. Gambar skema rangkaian pada aplikasi Quartus

Gambar 3.17
Gambar 3.17 adalah Rangkain register serial in pararel out
menggunakan blok IC 74174

B. Compilation rangkaian

Gambar 3.18
Gambar 3.18 hasil compilation rangkaian register serial in out
menggunakan blok IC 74174
 65

C. Pin planner

Gambar 3.19
Pin planner masukan dan keluaran rangkaian di atas mengunakan
pin planner sesuai modul yaitu Pin A-F SW[0]- SW[5], Pin CLR
SW[9], CP LPM_COUNTER, OUT1-OUT6 LEDR[0]-LEDR[5]

D. Rangkaian di atas dengan data masukan

Gambar 3.20
Sebelum mensimulasikan harus dibuat dulu waveforms yg disebut
sebagai tes vektor untuk membangkitkan sinyal-sinyal input dan
menentukan sinyal ouput dan mencek bahwa rangkain itu benar.
Gambar 3.18 merupakan simulasi rangkain register in pararel out
menggunakan IC 74174
 66

E. Run timing simulation

Gambar 3.21
Setelah mendapatkan bahwa rangkaian yang didesain sudah benar secara
funsional, user harus melakukan timing simulation untuk melihat
bagaimana rangkaian kerja tersebut ketika diimplementasikan secara
nyata. Gambar 3.19 merupakan cara kerja rangkaian register serial in
pararel out menggunakan IC 74174 dengan sinyal clock 1 Hz
 67

3.4 Analisa dan Pembahasan

3.4.1 Percobaan Pertamana

Pada percobaan pertama rangkaian Register Seri Paralel (SIPO) dengan

menggunakan rangkaian Flip-Flop D input seri dan output parallel. kemudian
mengkonfigurasi pin-pin yang akan digunakan sebagai pin input dan pin output
sesuai dengan arahan pada modul praktikum. Setelah pin input dan pin output
sudah di konfigurasi maka yang di lakukan selanjutnya adalah mengcompile
rangkaian tersebut untuk memastikan apakah terjadi Error atau tidak. Setelah
melakukan Compile maka dilakukan proses Timing Simulation untuk melihat
bagaimana rangkaian berkerja sebelum di export ke ALTERA.

3.4.2 Percobaan Kedua

Pada percobaan kedua Rangkain Register seri paralel (SIPO)

menggunakan IC 74166 dengan clock 1 Hz menggunakan software Quartus.
kemudian mengkonfigurasi pin-pin yang akan digunakan sebagai pin input dan
pin output menggunakan Pin Planer sesuai dengan arahan pada modul
praktikum. penambahan FA-FH ke sinyal LEDR[2]- LEDR[9] pada output .
Setelah pin input dan pin output sudah di konfigurasi maka yang di lakukan
selanjutnya adalah mengcompile rangkaian tersebut untuk memastikan apakah
terjadi Error atau tidak. Setelah melakukan Compile maka dilakukan proses
Timing Simulation untuk melihat bagaimana rangkaian berkerja sebelum di
export ke ALTERA untuk melihat hasil percobaan secara nyata.

3.4.3 Percobaan Ketiga

Pada percobaan ketiga adalah Rangkain Register seri paralel (SIPO)

menggunakan blok IC 74166 dengan clock 1 Hz dan ditambahkan IC 74164.
kemudian mengkonfigurasi pin-pin yang akan digunakan sebagai pin input dan
pin output menggunakan Pin Planer sesuai dengan arahan pada modul
praktikum. Setelah pin input dan pin output sudah di konfigurasi maka yang di
lakukan selanjutnya adalah mengcompile rangkaian tersebut untuk memastikan
apakah terjadi Error atau tidak. Setelah melakukan Compile maka dilakukan
proses Timing Simulation untuk melihat bagaimana rangkaian berkerja sebelum
di export ke ALTERA untuk melihat hasil percobaan secara nyata.

3.4.4 Percobaan Keempat

Pada percobaan Keempat kami Merangkai Rangkain register Paralel in

Paralel out (PIPO) menggunakan blok IC 74174 dengan clock 1 Hz
menggunakan software Quartus. kemudian mengkonfigurasi pin-pin yang akan
digunakan sebagai pin input dan pin output menggunakan Pin Planer sesuai
 68

dengan arahan pada modul praktikum. Setelah pin input dan pin output sudah di
konfigurasi maka yang di lakukan selanjutnya adalah mengcompile rangkaian
tersebut untuk memastikan apakah terjadi Error atau tidak. Setelah melakukan
Compile maka dilakukan proses Timing Simulation untuk melihat bagaimana
rangkaian berkerja sebelum di export ke ALTERA untuk melihat hasil
percobaan secara nyata.

3.5 kesimpulan
Kesimpulan yang pengamat dapat ambil dari serangkaian percobaan
yang telah dilakuan pada modul 3 adalah:

 Register adalah suatu kumpulan sederhana dari beberapa Flip-Flop yang

dapat menyimpan sejumlah data biner
 Banyak nya data yang dapat di simpan dalam Shift register berbanding
lurus dengan jumlah FF yang digunakan
 Untuk mengubah cepat lambat perubahaan nilai pada register maka
Clock harus di ubah.
 Untuk melakukan penyimpanan data Register maka I/O yang dapat
digunakan hanyalah Paralel input parallel output (PIPO)
 69

MODUL 4

PENCACAH

4.1 Tujuan
Pratikan dapat mengenal dan memahamiprinsip kerja rangkaian pencacah
serta pratikan dapat menggunakan rangkaian tersebut.

4.2 Dasar Teori

Pencacah merupakan rangkaian elektronika digital yang penting .
pencacah merupakan rangkaian logika pengurut . hal ini jelas karena
pencacah membutuhkan karakteristik memori,dan pewaktu memegang
peranan yang penting pencacah digital counters mempunyai karakteristik
penting yaitu sebagai berikut

A. Jumlah hitungan maksimum (modulus pencacah)

pencacah modulo (MOD) adalah suatu pencacah yang banyaknya cacahan
sejumlah modulo tertentu , pencacah mod dapat melakukan cacahan
maksimal sejumlah 2 dengan N adalah banyaknya FF . kita dapat melakukan
modifikasi terhadap pencacah tersebut sehingga dapat melakukan
pencacahan sejumlah kurang dari 2.

B. Menghitung turun atau naik asinkron

pencacah turun asinkron adalah pencacah asinkron yang melakukan
cacahan secara turun mulai dari cacahan tertinggi hingga logika cacahan 0.
pencacah naik asinkron adalah pencacah yang melakukan cacahan naik
dimulai dari 0 hingga cacahan tertinggi sesuai jumlah FF JK .

C. Operasi sinkron atau asinkron

pencacah asunkron atau dikenal juga sebagai pencacah riak dapat
dibangun beberapa FF JK setiap masukan j dan k diberikan logika 1 secara
permanen hingga FF JK tersebut akan melakukan toggle saat sinyal clock
aktif tiba .
 70

Pencacah sinkron atau paralel adalah rangkaian pencacah yang melakukan

cacahan secara serentak atau simultan ,hal ini dikarenakan semua FF dipicu
oleh satu sumber clock yang sama.namun pada pencacah singkron
dibutuhkan beberapa penambahan rangkaian logika untuk mengontrol kerja
masing masing FF.
Sebagaimana dengan rangkaian sekuensial yang lain , untuk menyusun
pencacah digunakan flip flop.pencacah digunakan dalam sistem digital yang
ekstrim . pencacah dapat digunakan untuk menghitung banyaknya detak
pulsa dalam waktu yg tersedia (pengukuran frekuensi) pencacah dapat
digunakan untuk membagi frekuensi dan penyimpan data seperti dalam detak
digital dan pencacah juga dapat digunakan dalam pengurutan alamat dan
dalam beberapa rangkaian aritmatika.

4.3 Hasil Percobaan

A. PERCOBAAN PERTAMA

Gambar 4.3.1 rangkaian percobaan 1

TABEL 4.3.1 Hasil pengamatan percobaan pertama
CP QD QC QB QA 7- SEGMENT

0 0 0 0 0 0
1 1 0 0 0 0
0 1 0 0 0 0
1 0 0 0 1 1
0 0 0 0 1 1
1 0 0 1 0 2
 71

0 0 0 1 0 2
1 0 0 1 1 3
0 0 0 1 1 3
1 0 1 0 0 4
0 0 1 0 0 4
1 0 1 0 1 5
0 0 1 0 1 5
1 0 1 1 0 6
0 0 1 1 0 6
1 0 1 1 1 7

CP QD QC QB QA 7- SEGMENT

0 0 1 1 1 7
1 1 0 0 0 8
0 1 0 0 0 8
1 1 0 0 1 9
 72

B. PERCOBAAN KEDUA

Gambar 4.3.2 Ragkaian Percobaan 2

TABEL 4.3.2 Hasil pengamatan percobaan pertama
CP QD QC QB QA 7- SEGMENT

0 0 0 0 0
1 0 0 0 0 0
0 0 0 0 0 0
1 0 0 0 1 1
0 0 0 0 1 1
1 0 0 0 0 0
0 0 0 0 0 0
1 0 0 0 1 1
0 0 0 0 1 1
1 0 0 0 0 0
0 0 0 0 0 0
1 0 0 0 1 1
0 0 0 0 1 1
1 0 0 0 0 0
0 0 0 0 0 0
1 0 0 0 1 1
 73

4.4 Analisa dan Pembahasan

4.4.1 Percobaan pertama
Pada percobaan pertama rankaian flip-flop harus di sambungkan ke
IC Seven Segment 7447 yang berfungsi sebagai decoder display LED
Seven Segment. Pada hasil pengamatan didapat persamaan Boolean pada
Tabel 4.3.1 bahwa pada saat count bernilai 1 maka display akan
menujukan angka sesuai dengan urutan nya(contoh: CP=1, QA=0, QB=0,
QC=0, QD= 1, Segment Display= 8).jika count bernilai 0 maka hasil
akan disimpan ke dalam memori.

4.4.2 Percobaan Kedua

Pada percobaan pertama rankaian flip-flop harus di sambungkan ke
IC Seven Segment 7447 yang berfungsi sebagai decoder display LED
Seven Segment.
Output pada pin CLKB dihubungkan dengan pin QA dan pin A
pada IC 7447 sehingga yang terjadi adalah loop pada 7-Segment Display
hanya muncul 1 dan 0 karena pada saat QA bernilai 1 maka pin CLKB
akan bernilai 1 sehingga terjadi Reset pada IC 7943 dan terjadi secara
terus-menerus, oleh sebab itu lah terjadinya looping pada percobaan
kedua.
 74

4.5 KESIMPULAN
Kesimpulan yang pengamat dapat ambil dari serangkaian percobaan yang
telah dilakuan pada modul 4 adalah sebagai berikut:

 IC merupaka kumpulan dari suatu rangkaian yang ter-integrasi dalam

sebuah Package (komponen) yang memiliki fungsi tertentu
 IC Counter (Pencacah) adalah gabungan dari serangkaian Flip-flop yang
dapat melakukan reset dan counting.
 BCD adalah sebuah decoder yang berfungsi sebagai pengubah bilangan
Binary (1 dan 0) ke bentuk bilangan desimal. Pada modul ini
menggunakan BCD 7-segment dimana komponen tersebut akan
mengubah bilangan Binary ke 7-Segment Display yang memunculkan
angka desimal.
 7-Segment Display merupakan sebuah komponen output LED yang
berfungsi menampilkan hasil (angka) dari decoder 7-segment.