BAB II

Dasar Teori
1. Modul 1 PARAMETER GERBANG LOGIKA

A. Gerbang Logika

Gerbang logika adalah perngakat yang memiliki dua proses utama, yaitu input dan output. Kemudian
gerbang logika ini mempunyai dua keadaan untuk input dan outpunya, yaitu kondisi nol volt yang
menyatakan logika 0 (rendah) dan lima volt yang menyatakan logika 1 (tinggi) [1]. Contoh gerbang logika
dasar antara lain [2]:

1. Gerbang NOT
Gerbang yang menghasilkan logika berkebalikan dengan input masukan.

Gambar 1. Gerbang Logika NOT [2].

2. Gerbang AND
Mempunyai 2 input dan memiliki keluaran 1 jika kedua inputan berada dalam kondisi 1 selain itu
maka keluaran akan 0.

Gambar 2. Gerbang Logika AND [2].

3. Gerbang OR
Memiliki 2 input dan output akan bernilai 0 jika kedua inputnya sama - sama 0, dan jika inputannya
keadaan 1 keduanya atau salah satunya, maka outputnya akan bernilai 1.

Gambar 3. Gerbang Logika OR [2].

B. Karakteristik Voltage Transfer

Sebuah plot dari tegangan keluaran gerbang logika (VOUT) dibandingkan dengan masukan gerbang logika
(VIN) di sebut voltage transfer. Secara matematis, karakteristik voltage transfer dapat dideskripsikan
sebagai VOUT = f(VIN). dalam Voltage Tranfer di gunakan istilah statik, Alasan ialah karena tidak
diperhitugkan fakotr waktu yseperti waktu tunda yang ada pada gerbang logika [3].
 Gambar 4. Karakteristik Voltage
Transfer [3].

C. Operating Point

Operating point merupakan bagian dari karakteristik Voltage Transfer dan bisa diartikan sebagai nilai
dari tegangan yang menjadi keluaran dari suatu gerbang logika, nilai dari operating poin ini dapat
bernilai Low atau High [3]. Untuk nilai keluaran yang berupa low atau high ini, tergantung pada gerbang
logika yang di gunakan. Untuk praktikum kali ini karena menggunakan IC 74LS04 yang berisi gerbang
NOT, maka keluaran akan bernilai Low apabila inputannya bernilai Hight dan akan berlaku sebaliknya.
Untuk melihat posisi Operating Point dapat di lihat di gambar 5.

Gambar 5. Operating Point, VOL,VOH,

VIL, dan VIH [3]

D. Noise Margin

Noise Margin juga merupakan bagian dari karakteristik Voltage Transfer. Noise Margin sendiri dapat di
artikan sebagai jumlah gangguan yang masih di toleransi gerbang logika sehingga sinyal masih dapat
diinterpretasikan sebagai masukan yang valid, baik itu true maupun false [4]. Noise Margin ini ada dua
yaitu LOW noise margin dan HIGH noise margin [3]. Persamaan untuk Low Noise Margin adalah

NML = VIL – VOL

Dan untuk High Noise Margin

NMH=VOH -VIH

Untuk mengetahui nilai dari VOL,VOH,VIL, dan VIH dapat di lihat pada gambar 5.
E. Gate Delay

Gate Delay dapat di artikan sebagai interval waktu antara 50 % sinyal masukan dan 50% sinyal keluaran
yang di terima dan di keluarkan oleh suatu gerbang logika [5]. Gate delay ada dua yaitu high to low
propagation time (tPHL) dimana terjadi saat inputan naik dan output turun, kedua yaitu low to high
propagation time ( tPLH) yang terjadi saat inputan turun dan outputan naik.

Gambar 6. Gate Delay Gerbang

Logika NOT [3]

 Persamaan untuk tPHL adalah

tPHL = falling input waveform – falling output wave form
 dan untuk persamaan tPLH adalah
tPLH = rising input waveform – rising output waveform
 worst case propagation delay dirumuskan:
𝑡𝑃𝐷 = 𝑚𝑎𝑥𝑖𝑚𝑢𝑚(𝑡𝑃𝐻𝐿,𝑡𝑃𝐿𝐻)
 Untuk 𝑡𝑃𝐷(𝑎𝑣𝑒𝑟𝑎𝑔𝑒) dapat di rumuskan:
t PHL +t PLH
tPD (average) =
2

2. Modul 2 RANGKAIAN LOGIC STATE

F. Gerbang Logika

Sistem digital yang menjalankan berbagai tugas komputasi adalah komputer digital yang di dalamnya
terdapat gerbang gerbang logika [6]. Gerbang logika sendiri dapat di deskripsikan sebagai perngakat
yang memiliki proses input dan output dengan nilai keduanya adalah 0 (false) saat 0 volt dan 1 (true)
saat 5 volt [2].
G. Gerbang Logika AND

Gerbang sederhana yang memiliki minimal 2 inputan ini akan menghasilkan keluaran 1 apabila seluruh
masukan bernilai 1. Sedangkan apabila salah satu masukan bernilai 0 maka keluaran akan bernilai 0. dan
apabila masukan seluruhnya bersnilai 0 maka keluaran akan bernilai 0 juga [3].
 Gambar 2. 1 Gerbang AND [3]

H. Gerbang Logika OR

Gerbang OR hanya akan menghasilkan nilai 0 apabila semua masukan yang ada bernilai 0. jadi apabila
salah satu masukan ada yang bernilai 1 maka keluaran dari gerbang ini akan menjadi 1 [3].

Gambar 2. 2 Gerbang OR [6].

I. Gerbang Logika NOT (Inverter)

Gerbang logika ini akan membalikan nilai 1 menjadi 0 atau sebaliknya. Oleh sebab itu gerbang NOT akan
menghasilkan keluaran yang berlawanan dengan masukannya [3].

Gambar 2. 3 Gerbang NOT [6].

J. Gerbang Logika Buffer

Buffer bisa dikatakan sebagai gerbang logika paling sederhana. Nilai keluaran dari gerbang logika buffer
adalah sama dengan masukannya. Fungsi gerbang ini adalah untuk mensinkronasikan timing pada
masukan untuk suatu rangkaian, seperti memberi delay pada suatu masukan sebelum masuk gerbang
logika [4].

Gambar 2. 4 Gerbang Buffer [6].

K. Gerbang Logika NAND

Gerbang AND yang di gabung dengan NOT, atau gerbang AND yang keluarannya di balikkan. Sehingga
gerbang NAND akan menghasilkan keluaran 0 saat semua masukan bernilai 1 [5].

Gambar 2. 5 Gerbang NAND [6].

L. Gerbang Logika NOR

Memberikan fungsi NOT pada gerbang OR, yang artinya gerbang NOR akan membalikan nilai keluaran
dari gerbang OR. Keluaran gerbang ini akan bernilai 1 apabila kedua input bernilai 0 [5].

Gambar 2. 6 Gerbang NOR [6].

M. Gerbang Logika XOR

Exclusive OR akan menghasilkan keluaran 0 apabila semua masukan bernilai 1 atau 0. Artinya gerbang ini
hanya akan menghasilkan keluaran 1 apabila seluruh masukan nilainya berbeda [5]. Misalnya input A
bernilai 1 dan B bernilai 0, maka keluaran akan bernilai 1.

Gambar 2. 7 Gerbang XOR [6].

N. Gerbang Logika XNOR

Exclusive NOR akan menghasilkan nilai keluaran 1 apabila kedua masukan bernilai 1 atau 0. Jadi gerbang
ini hanya akan mnghasilkan keluaran 1 apabila semua masukan nilainya sama [5].

Gambar 2. 8 Gerbang XNOR [1].

3. Modul 3 Pengenalan Desain Menggunakan FPGA

FPGA Secara umum alur perancangan rangkaian digital menggunakan FPGA ALTERA dapat dijelaskan
seperti pada flowchart pada Gambar 1.Full Adder Kelebihan full adder dibandingkan half adder adalah
dapat mengambil dan menambahkan carry-in bit (Cin) dari carry-out (Cout) dari tahap sebelumnya [1].

Oleh karena itu fungsi FULL ADDER sendiri terdiri dari penambahan tiga bit masukan dari yaitu bit A,
bit B, dan Cin sehingga menghasilkan dua bit keluaran yaitu S dan Cout.Dengan menafsirkan fungsi dan
mempertimbangkan bentuk operasi rangkaian FULLADDER, kita dapat membuat tabel kebenaran untuk
setiap kemungkinan kombinasi tiga bit masukan.Input diasumsikan berasal dari sumber logika positif
dan output aktif HIGH.Langkah selanjutnya adalah membuat K-map kuadrat dari tabel kebenaran.K-Map
ini membantu merumuskan fungsi logika S dan Cout [2].
Implementasikan rangkaian FULL ADDER berdasarkan persamaan logika di atas.Sirkuit ini dapat
dikonfigurasi dengan dua setengah penambah (HA1 dan HA2), seperti yang ditunjukkan pada Gambar
2.Penambahan dengan menggunakan jumlah bit yang lebih besar dapat dilakukan dengan
menambahkan rangkaian HALF ADDER sesuai dengan jumlah bit masukan.Seri FULL ADDER sudah
tersedia di pasaran dalam format IC, seperti 74xx83 (4-bit FULL ADDER) [3]
 .

Terdapat berbagai jenis rangkaian full adder seperti PARALLELADDER, LOOK AHEAD CARRY ADDER, dan
CARRY SAVE ADDER yang masing-masing memiliki kelebihan dan kekurangannya masing-masing.

4. Modul 4 Rangkaian Logika Sekuensial

Fungsionalitas gerbang logika dapat diimplementasikan dengan berbagai cara dalam

suatu rangkaian, salah satunya adalah rangkaian logika sekuensial.Output dari rangkaian logika
sekuensial bergantung pada keadaan memori.Sederhananya,Rangkaian sekuensial dapat
bergantung pada keadaan dan masukan sebelumnya (rangkaian Mealey) atau hanya pada
keadaan (rangkaian Moore).Pada percobaan sebelumnya, kita hanya mengimplementasikan [1].
Dalam praktiknya, banyak aplikasi memerlukan penyimpanan status sebelumnya.Pada
percobaan ini diimplementasikan studi kasus rangkaian sekuensial: sebuah persimpangan
dengan empat lampu lalu lintas.Contoh penerapan rangkaian sekuensial adalah pencacah yang
digunakan dalam studi kasus ini.Ada beberapa model yang dapat digunakan untuk
merepresentasikan logika sekuensial, seperti FSM.Anda juga akan belajar tentang implementasi
menggunakan modul driver VGA [2].

1.1 Rangkaian Sekuensial Rangkaian sekuensial adalah rangkaian dengan memori

keadaan yang keluarannya tidak hanya bergantung pada masukan tetapi juga pada
keadaan.Rangkaian ini terdiri dari dua jenis rangkaian: rangkaian Moore dan rangkaian
Mealey.Dalam rangkaian Moore, output dari rangkaian hanya bergantung pada
 keadaan.Sebaliknya pada rangkaian Mealy, keluaran bergantung pada Sate dan
masukannya.Ada beberapa model yang digunakan untuk merancang rangkaian sekuensial.Salah
satu yang paling banyak digunakan adalah finite state machine (FSM) [3].

1.2.Finite State Machines (FSM) FSM adalah model dengan sejumlah status
terbatas yang berperilaku seperti mesin yang beroperasi pada serangkaian
status.Abstraksi level dari desain FSM juga multi-level.Latihan ini menggunakan lapisan
abstraksi perilaku .Pada level desain ini, praktisi cukup membuat diagram keadaan atau
diagram alur transisi keadaan menggunakan VHDL sebelum implementasi.Lab ini
menunjukkan cara membuat FSM menggunakan diagram status.Komponen yang harus
ada dalam statechart adalah deklarasi masukan dan keluaran, definisi keadaan, transisi,
dan keluaran.Gambar 1-1 adalah contoh gambar diagram status Mealy FSM [4].

Gambar 1.1State Diagram FSM Mealy

II. REFERENCES

[1] S. Rahayu, T. A. Wiharso and I. Nurlaelasari, "SMART LOGIC PROBE EMPAT BIT," Jurnal Universitas
Garut, vol. 8, no. 1, pp. 12-14, 2017.

[2] Hoiriyah, "SIMULASI GERBANG DASAR LOGIKA DALAM APLIKASI," Jurnal JURTIE, vol. II, no. 2, pp. 1-
8, i 2020.

[3] Laboratorium Dasar Teknik Elektro, "Modul 1 - PARAMETER GERBANG LOGIKA," in Modul
Praktikum Sistem Digital, Lampung Selatan, ITERA, 2023, pp. 1-10.

[4] S. . L. Harris and D. Harris, Digital Design and Computer Architecture, Morgan Kaufmann, 2022.

[5] W. Schneider, "Statistical gate-delay modeling with copulas," Microelectronics Journal, vol. 107,
2021.
[6] Laboratorium Dasar Teknik Elektro, "Modul 2 - RANGKAIAN LOGIC STATE," in Modul Praktikum
Sistem Digital, Lampung Selatan, ITERA, 2023, pp. 1-10.

[7] H. F. Siregar and I. Parinduri, "PROTOYPE GERBANG LOGIKA ( AND, OR, NOT, NAND, NOR ) PADA
LABORATORIUM ELEKTRONIKA STMIK ROYAL KISARAN," JURNAL TEKNOLOGI INFORMASI , vol. I,
no. 1, pp. 38-47, 2017.

[8] L. Rompis, "RANGKAIAN BUFFER 2-ARAH SEBAGAI KONSEP DASAR PERANCANGAN SCORING
BOARD UNTUK PERTANDINGAN OLAHRAGA," JURNAL REALTECH, vol. 14, no. 2, pp. 157-161, 2018.

[9] I. Parinduri and S. N. Hutagalung, "PERANGKAIAN GERBANG LOGIKA DENGAN MENGGUNAKAN

MATLAB (SIMULINK)," Jurnal Teknologi dan Sistem Informasi, vol. V, no. 1, pp. 63-70, 2018.

[10] M. Hansen, "Digital System Design With FPGA: Textbook Review," digilent.com, vol. 2, no.
https://digilent.com/blog/getting-started-with-fpga-overview/, p. 3, 2021.

[11] ShawnHymel, "What is an FPGA?," vol. 4, p. 2, 8 Nov 2021.

[12] sarah.karimi8, "VHDL Code for Full Adder," allaboutfpga.com, p. 2, 16 September 2022.

[13] M. Hansen, "Digital System Design With FPGA: Textbook Review,"

digilent.com, vol. 2, no. https://digilent.com/blog/getting-started-with-fpga-
overview/, p. 3, 2021.

[14]ShawnHymel, "What is an FPGA?," vol. 4, p. 2, 8 Nov 2021.

[15] sarah.karimi8, "VHDL Code for Full Adder," allaboutfpga.com, p. 2, 16

September 2022.

[16] Toyama Yuuki, "Teorema Northon dan Thevenin,"

https://www.academia.edu/16756785/TEOREMA_THEVENIN_dan_NORTON, pp. 2-
6, 2015.