JFET (Junction Field Effect Transistor)

Struktur JFET

IDS Drain (D) n Gate (G) p p Gate (G) n Drain (D) p

-IDS

VGS

Source (S)

VGS

Source (S)

JFET Kanal n

JFET Kanal p

Perhatikan (unutk kanal n) bahwa terdapat struktur pn junction antara Gate (G) dengan Source(S), dan ada satu jalur arus yang melewati semikonduktor ekstrinsik tipe n. (Ingat bahwa semikonduktor ekstrinsik lebih mempunyai sifat mendekati konduktor yang mempunyai sifat resistif) JFET memanfaatkan adanya efek medan yang muncul pada junction (sambungan) p-n. Sebagaimana dijelaskan pada saat materi dioda, pemberian tegangan pada pn junction akan mengakibatkan perubahan daerah deplesi (daerah yang mempunyai sedikit muatan bebas). Pada saat bias forward (p lebih positif daripada n), arus dapat dengan mudah melewati junction. Akan tetapi pada saat bias reverse(p lebih negatif dari n), hampir tidak ada arus yang dapat melewati junction, akibat semakin lebarnya daerah deplesi. Pada saat reverse bias, semakin negatif tegangan yang diberikan antara p dengan n, semakin lebar pula daerah deplesi. Perubahan daerah deplesi inilah yang dimanfaatkan pada JFET. Perhatikan urutan gambar-gambar berikut:
IDS Drain (D) n Gate (G) p p
Gate (G) p p Drain (D) n IDS

n VGS > 0 Source (S)

VGS = 0

Source (S)

n-JFET saat GS diberi tegangan forward (VGS>0) Arus IDS mengalir maksimal

n-JFET saat GS diberi tegangan 0 (VGS=0) Arus IDS mengalir maksimal

IDS Drain (D) n Gate (G) p p IG VGS < 0 Source (S) p p

n-JFET saat GS diberi tegangan reverse (VGS<0) Terjadi pelebaran daerah depelesi di sekitar junction. Arus IDS terhambat, sehingga arus yang mengalir tidak dapat maksimal

IDS Drain (D) n Gate (G) p p IG VGS1 < 0 Source (S) p p

Gate (G) pp IG VGS2 < 0 Drain (D) n

IDS
Drain (D) n

IDS

pp

Gate (G) pp IG VGS3 < 0 n pp

Source (S)

Source (S)

n-JFET saat GS diberi tegangan reverse (VGS3<VGS2 <VGS1<0) Semakin lebar daerah deplesinya, arus semakin sulit lewat. Pada VGS tertentu, arus yang lewat adalah nol. VGS pada kondisi ini desibut VGS(OFF) atau VP. Apa yang terjadi ketika VGS makin negatif? Ya benar, arus I tidak akan mengalir.
DS

Karakteristik IDS -- VGS n-JFET

IDS IDSS

V GS

VP

Hubungan antara arus IDS dan tegangan VGS memenuhi suatu persamaan 2 = 1 IDS= arus dari Drain ke Sourve VGS=tegangan antara Gate dan Source IDSS= arus maksimum dari Drain ke Source (suatu konstanta) VP= tegangan yang mengakibatkan arus IDS menjadi nol (suatu konstanta)

Arus yang mengalir dari Drain ke Source:

Arus Gate-Source (IGS)

Bias tegangan apakah yang diberikan pada junction Gate-Source yang dapat mengatur arus IDS? reverse bias. Bagaimana arus yang lewat junction ketika kondisi reverse bias? Arus pada saat reverse bias adalah nol. Sehingga arus IG pada JFET adalah nol

IG=0

Struktur MOS (Metal Oxide Semiconductor)

Struktur MOS membentuk suatu lapisan metal (konduktor), oksida (isolator), dan semikonduktor, sebagaimana ditunjukkan gambar berikut: METAL
OXIDE

SEMICONDUCTOR

Struktur MOS

M ++++++++++++ O ----------------S p

Suatu MOS ketika diberikan suatu tegangan antara metal dengan semikonduktornya. Perhatikan adanya muatan yang mungkin terkumpul di bawah lapisan oksida ketika pada metal terdapat muatan! Mengapa bisa terjadi? Apa pembawa muatan mayoritas pada semikonduktor tipe p? hole Apa yang terkumpul pada lapisan di bawah oksida pada gambar di atas? elektron Apakah terjadi perubahan sifat semikonduktor di bawah lapisan oksida? Ya, ada. Lapisan dibawah oksida
menjadi semikonduktor tipe n, pembawa mayoritas sekarang adalah elektron.

MOSFET (Metal Oxide Semiconductor Field Effect Transistor)

Struktur MOSFET
Gate (G) Drain (D) Source (S)

n+ n p n

Lapisan tipis tipe n, dibuat pada saat fabrikasi

n-MOSFET Depletion Pada n-MOSFET depletion, sudah dibuatkan suatu lapisan tipe n (berlawanan dengan tipe semikonduktornya) dibawah lapisan oksida. Sehingga terdapat suatu jalur dengan type sama antara Drain dan Source. Jalur ini selanjutnya disebut channel. Pemberian tegangan VGS nantinya akan dapat mempengaruhi keberadaan channel ini, dari channel yang lebar menjadi channel yang sempit bahkan hilang.
Gate (G) Drain (D) Source (S)

n p

n-MOSFET Enhancement

Pada n-MOSFET Enhancement, pembentukan channel akan terjadi saat VGS diberi tegangan (terjadi penambahan chanel, to enhance)

Pengaruh Pemberian Tegangan pada MOSFET

Arus yang pada MOSFET Arus ke Gate (IG)
Perhatikan bahwa antara gate dengan lapisan lainnya dibatasi oleh silikon yang merupakan isolator yang sangat baik, sehingga arus yang dapat menembus (melewati) gate adalah nol.

IG=0
Arus Drain Source (IDS)
n-MOSFET Depletion.
Prinsip kerja n-MOSFET Depletion sangat mirip dengan JFET, yaitu pemberian tegangan negatif antara Gate dan source dapat mengurangi lebar channel. Persamaan arus yang berlaku adalah sama yaitu = 1
2

IDS= arus dari Drain ke Source VGS=tegangan antara Gate dan Source IDSS= arus maksimum dari Drain ke Source (Konstanta) VP= tegangan yang mengakibatkan arus IDS menjadi nol (konstanta) Arus yang mengalir dari Drain ke Source pada D-MOSFET:
2

= 1

n-MOSFET Enhancement
Prinsip kerja n-MOSFET Enhancement berbeda dengan kedua tipe FET sebelumnya. Pemberian tegangan VGS dimaksudkan untuk menambahkan adanya suatu channel dibawah lapisan oksida sehingga nantinya terdapat jalur arus dari Drain menuju Source. =
2

IDS= arus dari Drain ke Source VGS=tegangan antara Gate dan Source K= Konstantan MOSFET (Ampere/Volt2) VT= tegangan VGS yang mengakibatkan arus IDS menjadi nol. Konstanta.

Simbol-simbol FET
JFET
D G

D G

S
JFET kanal N JFET kanal P

D-MOSFET
D Bulk (Semikonduktor) S
D-MOSFET kanal P D-MOSFET kanal N

Bulk (Semikonduktor)

E-MOSFET
D Bulk (Semikonduktor) S
E-MOSFET kanal N E-MOSFET kanal P

D Bulk (Semikonduktor) S

Perhatikan bahwa simbol-simbol FET sangat mirip dengan struktur-struktur FET! Setuju? Pada simbol MOSFET, sering kali digambarkan tanpa menggunakan kaki Bulk. Jadi hanya terdapat D, G, dan S. Umumnya Bulk pada n terhubung dengan tegangan terendah, sedangkan Bulk tipe p terhubung dengan tegangan yang tertinggi.

Pemberian Tegangan Bias pada JFET (Rangkaian dengan FET)

Pada JFET kanal n, untuk membuat JFET aktif (arus dapat dikontrol oleh VGS) tegangan pada Drain lebih positif dibandingkan tegangan pada Source. Drain terhubung dengan VDD sedangkan Source terhubung dengan VSS atau Ground.

Voltage Source Biasing

1k RD G VGS=-2V D Vp= -4V IDSS =12 mA S

(1) Diketahui suatu rangkaian yang menggunakan JFET n-channel dengan IDSS=12mA dan VP=-4V seperti ditunjukkan gambar di atas. Antara VDD dengan Drain terdapat RD= 1k ohm Berapakah arus IDS dan tegangan VDS yang terjadi? Jawab: Sesuai dengan persamaan arus pada JFET n-channel bahwa :

= 1
Maka

2 2 = 12 1 4 1 2 1 = 12 1 = 12 = 3 2 4

Loop tegangan yang dibentuk oleh VDD, RD, FET, dan Ground mempunyai persamaan: = + sehingga 10 = 3 100 + Diperoleh = 10 3 1 = 7

Self Bias Dengan RS

VDD = +10V RD 1k

IDS

D
IG

G
RG 1M

Vp= -4V IDSS = 8 mA

S
RS 1,5k
IDS

(2) Diketahui suatu rangkaian yang menggunakan JFET n-channel dengan IDSS=8mA VP=-4V seperti ditunjukkan gambar di atas. Berapakah arus IDS dan tegangan VDS yang terjadi? Jawab: Persamaan arus yang terjadi pada JFET adalah

= 1
Arus IG pada JFET adalah 0 A

(i)

(Mengapa? Jika tidak bisa menjawab berarti halaman sebelumnya ada yang terlewat membacanya).

VG=-IG RG = 0V Sementara itu, Diperoleh VGS=VG-VS VS=-VGS

(Mengapa?) (Mengapa? Saudara pasti tahu)

(ii)

Arus IDS mengalir pada RS dan RD. VS=IDS RS Subtitusi Vs dengan (ii) diperoleh -VGS=IDS RS =

..

(iii)

9 8 7 6

4 3 2 1 0 -5 -4 -3 VGS -2 -1 0

Diperoleh dua persamaan IDS dari (i) dan (ii), kita dapat mencari nilai VGS dari sini. Diperoleh:

= 1

Dengan RS=1.5k, IDSS=8mA, dan VP=-4V diperoleh

VGS=-2.26V atau VGS=-7.07V.

(Hitunglah sendiri secara rinci, its about persamaan kuadrat) Karena rentang kerja arus IDS dapat mengalir jika VGS berada diantara VP dan 0V maka VGS yang mungkin adalah VGS=-2.26 Dengan demikian 2.26 = = = 1.5
1.5

VDD = +10V RD 1k

VDS dapat dicari dengan menyelesaikan persamaan loop yang terbentuk dari VDD, RD, DS, RS, dan Ground = + + = . + + . . = .

IDS

D
IG

G
RG 1M

Vp= -4V IDSS = 8 mA

S
RS 1,5k
IDS

Mudah ya?

IDS

Bias Pembagi Tegangan

VDD = +15V RD 1k RG1 200k

IDS

D
IG

G
RG2 100k RS 1,5k

Vp= -4V IDSS =8 mA

S
IDS

(3) Carilah IDS dan VDS untuk rangkaian di atas!

Jawab: Persamaan arus yang terjadi pada JFET adalah

= 1
Arus IG pada JFET adalah 0 A. VG=
1 + 2

(i)

(Mengapa? Karena IG=0 maka arus yang melewati RG1 dan RG2 adalah sama, sehingga silahkan dilanjutkan)

VG= 5V Sementara itu, Diperoleh VGS=VG-VS VS=5V-VGS

(Mengapa? Saudara pasti tahu)

(ii)

Arus IDS mengalir pada RS dan RD. VS=IDS RS Subtitusi Vs dengan (ii) diperoleh 5V-VGS=IDS RS =
5

..

(iii)

9 8 7 6

4 3 2 1 0 -5 -4 -3 VGS -2 -1 0

Diperoleh dua persamaan IDS dari (i) dan (ii), kita dapat mencari nilai VGS dari sini. Diperoleh:
5

= 1

Dengan RS=1.5k, IDSS=8mA, dan VP=-4V diperoleh

VGS=-1.1 atau VGS=-8.2 V.

(Hitunglah sendiri secara rinci, its about persamaan kuadrat) Karena rentang kerja arus IDS dapat mengalir jika VGS berada diantara VP dan 0V maka VGS yang mungkin adalah VGS=-1.1V Dengan demikian =
5

5 (1.1 ) 1.5

= 4.07

VDD = +15V RD 1k RG1 200k

VDS dapat dicari dengan menyelesaikan persamaan loop yang terbentuk dari VDD, RD, DS, RS, dan Ground = + + = . + + . . = .

IDS

D
IG

G
RG2 100k RS 1,5k

Vp= -4V IDSS =8 mA

S
IDS

Mudah juga ya?

IDS

Tugas:
1. 2. 3. 4. 5. Ulangi contoh-contoh di atas dengan tulisan tangan saudara. Ulangi contoh (1) dengan VDD=12 V, VGS=-2V, VP=-3V, IDSS= 6mA, RD=1k Ulangi contoh (2) dengan VDD=22 V, RG=1M, VP=-2.5V, IDSS= 6mA, RD=1k, RS=1.5k Ulangi contoh (3) dengan VDD=21 V, RG1=500k, RG2=1M,VP=-3V, IDSS= 9mA, RD=1k, RS=1.5k Diketahui rangkain JFET bias pembagi tegangan. JFET yang digunakan adalah mempunyai IDSS=9mA dan VP=-3V. VDD yang digunakan adalah 15V dan RG2 yang terpasang adalah 100k. Berapakah RG1, RS, RD yang harus dipasang agar diperoleh VG=5V, IDS=4mA, dan VD=11V? 6. Diketahui Rangkain Self Bias JFET dengan menggunakan VDD 22V. JFET yang digunakan mempunyai karakteristik VP=-2.5V dan IDSS=6mA. Pada rangkaian juga sudah terpasang RG=1M. Jika diinginkan IDS=5mA dan VDS=15, berapakah nilai RD dan RS yang harus dipasang?

Kumpulkan langsung tugas pada hari Senin, 13 Desember 2010, antara jam 10 s.d 14.00 (kecuali yang sedang kuliah penuh pada jam tersebut silahkan konfirmasi langsung dengan saya). Saya tunggu di ruangan saya di depan Lab. Infomatika dan Komputer. Tugas ini harus dikumpulkan sendiri, karena sekaligus akan dilakukan evaluasi untuk masing-masing mahasiswa. Pertanyaan dapat dilakukan lewat sms atau email. Terima kasih.