BUKU AJAR PSTE 2011

BAB : 10
KARAKTERISTIK IC TTL dan CMOS

10.1 PARAMETER ARUS DAN TEGANGAN.

a. VIH [Vin (1)] , high-level input voltage atau tegangan masukan level tinggi : Level
tegangan yang diperlukan untuk logika "1” pada masukannya. Setiap tegangan
dibawah level ini tidak akan diterima sebagai logika tinggi oleh rangkaian tersebut.
b. VIL [Vin (0)], low-level input voltage atau tegangan masukan level rendah : yaitu
level tegangan yang diperlukan untuk logika “0” pada masukannya. Setiap tegangan
diatas level ini tidak akan diterima sebagai logika rendah oleh rangkaian tersebut.
c. VOH [Vout(1)], high-level output voltage atau tegangan keluaran level tinggi : Level
tegangan pada suatu keluaran rangkaian logika pada keadaan logika “1”. Harga
minimum VOH biasanya ditentukan.
d. VOL [Vout(0)], low-level output voltage atau tegangan keluaran level rendah : Level
tegangan pada suatu keluaran rangkaian logika pada keadaan logika “0”. Harga
maksimum VOL biasanya ditentukan.
e. IIH [Iin(1)], high-level input current atau arus masukan level tinggi` : Arus yang
mengalir kedalam suatu masukan apabila suatu tegangan level-tinggi tertentu
diberikan kepada masukan tersebut.
f. IIL[Iin(0)], low-level input current atau arus masukan level rendah : Arus yang
mengalir kedalam suatu masukan, apabila suatu tegangan level-rendah tertentu
diberikan kepada masukan tersebut.
g. IOH[Iout(1)], high-level output current atau arus keluaran level-tinggi: Arus yang
mengalir dari suatu keluaran pada keadaan logika “1” dibawah keadaan beban
tertentu.
h. IOL[Iout(0)], low-level output current atau arus keluaran level-rendah : Arus yang
mengalir dari suatu keluaran pada keadaan logika “0” dibawah keadaan beban
tertentu.

10.2 KARAKTERISTIK IC TTL.

10.2.1 Fan-out.

307
BUKU AJAR PSTE 2011

Pada umumnya keluaran rangkaian logika diperlukan untuk mengendalikan atau

mengumpan beberapa masukan logika lainnya. Fan-out juga disebut loading-factor, yang
didefinisikan sebagai jumlah maksimum dari masukan-masukan logika standart yang
benar-benar dapat dikendalikan atau diumpan oleh suatu keluaran. Misalnya suatu gerbang
logika yang ditetapkan memiliki fan-out = 10, artinya ia dapat mengendalikan 10
masukan-masukan standartlainnya. Apabila jumlah ini dilampaoi, maka tegangan-tegangan
keluaran level logika sistem ini tidak dapat dijamin keandalannya.

10.2.2 Waktu Transisi.

Sebagian rangkaian logika digital memberikan respon terhadap level-level logika
pada masukan-masukannya, tetapi sebagian yang lain diaktifkan oleh perubahan yang
cepat dari tegangannya. Pada jenis rangkaian yang terakhir ini perlu agar sinyal-sinyal
masukannya memiliki level transisi yang cukup cepat atau mungkin rangkaian tersebut
tidak memberikan respon secara baik. Oleh karena alasan ini, maka waktu naik tr dan
waktu jatuh tf dari keluaran-keluaran logika harus ditentukan. Dan harga-harga tr dan tf
tidak perlu sama, dan dua-duanya bergantung kepada jumlah beban yang dipasang pada
logika keluarannya.

10.2.3 Waktu Tunda Perambatan.

Setiap proses dari suatu operasi rangkaian logika selalu membutuhkan waktu, dan
waktu yang dibutuhan untuk proses ini disebut sebagai waktu tunda. Ada dua macam
waktu penundaan perambatan dan didefinisikan sebagai :
Tpd-1 (atau tPLH) : waktu tunda pada saat perubahan level logika “0” ke logika “1”.
Tpd-2 (atau tPHL) : waktu tunda pada saat perubahan level logika “1” ke logika “0”.
Gambar : 10.1 menunjukan penundaan perambatan tersebut. Perhatikan bahwa tpd-0
adalah penundaan pada respon keluaran pada saat pulsa berubah ke keadaan “0”, dan
sebaliknya untuk tpd-1.

308
BUKU AJAR PSTE 2011

Input 1

0
t
Output 1

tpd-0 (tpHL) tpd-1(tpLH)

Gambar : 10.1. Penundaan perambatan.

Pada umumnya tpd-0 dan tpd-1 tidak sama nilainya, dan keduanya akan berubah
bergantung kepada keadaan pembebanannya. Harga-harga tpd-0 dan tpd-1 digunakan
sebagai ukuran dari kecepatan relatip rangkaian logika. Misalnya rangkaian logika dengan
harga tpd = 10 ns adalah lebih cepat dari rangkaian logika dengan harga tpd = 20 ns.
10.2.4 Kebutuhan Daya.
Jumlah daya yang dibutuhkan oleh IC merupakan karakteristik yang sangat penting
dan selalu dinyatakan pada data sheetnya. Kadang-kadang daya tersebut langsung
diberikan sebagai dissipasi daya rata-rata PD. Spesifikasi ini lebih sering dinyatakan secara
tidak langsung sebagai arus yang dialirkan dari sumber daya (catu daya) IC. Arus ini diberi
notasi sebagai ICC. Apabila harga ICC diberikan, maka daya yang diambil dari sumber
dengan mudah dapat dihitung dengan mengalikan ICC dengan tegangan sumber daya
tersebut. Untuk beberapa IC harga ICC akan berbeda dari dua keadaan logikanya, pada
kasusu seperti ini kedua harga ICC-nya ditetapkan sebagai ICC(H) dan ICC(L). ICCH adalah arus
supply apabila semua keluaran pada IC ini = “tinggi”, dan ICCL adalah arus supply apabila
semua keluaran pada IC ini = “rendah”.

10.2.5 Kekebalan Noise.

Medan listrik dan medan magnit liar dapat menginduksikan tegangan pada kawat-
kawat penghubung antar rangkaian logika. Sinyal-sinyal yang tak diinginkan ini disebut
sebagai Noise dan kadang-kadang dapat mengakibatkan tegangan pada masukan rangkaian
logika jatuh dibawah harga VIH atau naik diatas VIL, yang akan mengakibatkan operasi dari
rangkaian tersebut tak reliabel. Kekebalan noise atau noise immunity dari suatu rangkaian
logika menyatakan kemampuan rangkaian untuk mentolelir tegangan-tegangan noise pada

309
BUKU AJAR PSTE 2011

masukan-masukannya. Ukuran kuantitatif dari kekebalan noise disebut sebagai Noise

margin dan ditunjukan pada Gambar : 10.2
Kondisi
Logika “1”
VNH = VOH - VIH
VOH VIH

(a)

Kondisi
Logika “0”
VNH = VIL - VOL
VOL VIH

(b)

Gambar : 10.2. Ilustrasi dari Noise margin.

Pada Gambar : 10.2a suatu keluaran logika berada pada keadaan “1” dan sedang
mengendalikan suatu masukan logika. High-state noise margin (VNH) dapat dihitung
sebagai :
VNH = VOH – VIH ……………………… (10-1)
Dengan menggunakan harga minimum dari VOH, harga VNH yang diperoleh merupakan
besarnya tegangan noise yang dapat ditolelir pada keadaan tinggi dan masih menjamin
operasi yang realibel.
Pada Gambar : 10.2b suatu keluaran logika “0” sedang mengendalikan suatu masukan
logika. Low-state noise margin (VNL) dihitung sebagai :
VNL = VIL – VOL ……………………….. (10.2)
Dengan menggunakan harga maksimum dari VOL. , harga VNL merupakan besarnya noise
yang dapat ditolelir pada keadaan rendah. Pada umumnya VNH dan VNL tidak sama
besarnya. Contoh : 10.1. Parameter-parameter tegangan masukan / keluaran untuk suatu IC
digital tertentu tercantum seperti Tabel : 10.1 dibawah ini. Hitunglah noise margin-nya ?
Table : 10-1
Parameter Min (V) Typical (V) Max (V)
VOH 3,0 3,8 4,8
VOL 0,1 0,3 0,5
VIH 1,8* - -
VIL - - 0,7*
Catatan : Normal hanya diberikan harga-harga minimum VIH dan maksimum VIL.

310
BUKU AJAR PSTE 2011

Penyelesaian : VNH = VOH(min) – VIH

= 3,0 v – 1,8 v = 1,2 v
VNL = VIL (mak) – VOL(mak).
= 0,7 v – 0,5 v = 0,2 volt.

Kesimpulannya, noise margin yang dihitung dengan persamaan (10.1) dan (10.2)
menyatakan besarnya DC Noise margin.

10.2.6 Logika Sumber Arus dan Logika Pemakaian Arus.

Keluarga dari logika dapat dikatagorikan menurut bagaimana mengalirnya arus
pada keluaran-keluaran dari rangkaian. Gambar : 10.3a menunjukan logika sumber-arus
atau current sourcing logic, dimana keluaran dari gerbang (1) sedang mengumpan suatu
masukan gerbang (2). Apabila keluaran gerbang (1) berada pada keadaan logika “1”, maka
keluaran gerbang (1) akan mensupply suatu arus I IH ke masukan gerbang (2). Dalam
keadaan keluaran logika “0”, gerbang (1) hanya harus mensupply arus yang sangat kecil
(IIL) ke masukan gerbang (2). Sebagai perbandingan Gambar : 10.3b menunjukan logika
penyerap-arus atau current-sinking logic. Pada keadaan logika “1” keluaran gerbang-1
hanya men-supply arus yang sangat kecil (IIH) ke masukan gerbang-2. Dalam keadaan
logika “0” menunjukan situasi yang tidak umum, yakni arus IIL benar-benar mengalir dari
masukan gerbang-2 kembali ke keluaran gerbang-1. Dengan kata lain, keluaran gerbang-1
berfungsi sebagai suatu penyerap arus atau current-sink. Perbedaan antara rangkaian-
rangkaian logika sumber-arus dan penyerap-arus merupakan satu hal yang penting dan
akan menjadi semakin jelas pada saat mempelajari berbagai macam keluarga logika yang
lain dalam proses interfacing.

311
BUKU AJAR PSTE 2011

Current sourcing (IIH) Gate pendorong 1

memberi arus ke
(a) gate beban pada
1 2 keadaan tinggi.
(IIL )  0

Current sinking (IIL) Keluaran gate-1

bekerja sebagai
penyerap arus
(b) 1 2 pada keadaan
(IIH )  0 rendah menerima
arus dari gate
beban

Gambar : 10-3 Ilustrasi perbedaan antara logika sumber-arus dan

logika pemakai-arus.

10.3 KELUARGA LOGIKA TTL.

Keluarga rangkaian-rangkaian logika yang paling luas pengggunaannya adalah keluarga
transistor-transistor logic (TTL). Gambar : 10.4 menunjukan diagram rangkaian untuk
suatu gerbang logika TTL dasar. Perhatikan multiple-emitter masukan transistor Q1 dan
susunan totem-pole dari transistor-transistor keluaran Q3 dan Q4. Keluarga TTL
menggunakan transistor bipolar, sehingga termasuk dalam katagori keluarga logika
bipolar.

+5v
R2=
R4=130
R1=4k 1.6k

Q3
A Q2
B Q1

Output
Q4
R3=1k

Gambar : 10.4. TTL Gerbang-NAND dasar.

312
BUKU AJAR PSTE 2011

Tabel : 10.2 Keadaan Kerja Gerbang NAND

Keadaan-keadaan masukan
A dan B keduanya “tinggi” (>2V).
Arus-arus pada masukan sangat kecil
Salah satu atau kedua masukan “rendah”
(<0,4V).
Arus mengalir kembali lewat masukan (1,1
mA)
Keadaan-keadaan keluaran
Q4 = On (Jenuh) sehingga Vx =
“rendah” (<0,4 V)
Q4 = Off
Q3 = On bekerja sebagai emiter-
follower sehingga Vx = “tinggi” ( =
3,6 V)

Prinsip kerja rangkaian.

Apabila masukan A dan B keduanya berada pada tegangan tinggi, maka kedua
junction emiter-basis dari Q1 akan reverse-bias. Tetapi junction kolektor-basis Q1 akan
forward-bias karena kolektor Q1 hanya akan berada pada sekitar 1,4 V (akibat terjadi turun
tegangan 0,7 V pada basis-emitor Q2 dan Q4). Jadi arus akan mengalir dari sumber + 5V
melalui R1 dan junction kolektor-basis Q1 masuk ke basis Q2, menjadikan Q2 = On .
Arus emitor dari Q2 membuat Q4 = On sedangkan tegangan pada kondisi On yang rendah
pada kolektor Q2 menjadikan Q3 = Off (dijamin oleh adanya D1 pada emitor Q3). Dengan
Q4 dalam kondisi On jenuh, tegangan pada keluaran X akan sangat rendah (lebih kecil dari
0,4 V). Jadi dengan masukan A dan B keduanya tinggi keluarannya akan rendah (logika
NAND).
Apabila salah satu (atau dua-duanya) dari A atau B berada pada tegangan rendah, maka
salah satu dari junction emiter-basis akan forward-bias. Arus akan mengalir dari sumber
+5V melalui R1 masuk ke basis Q1 dan keluar dari emitor, yang sedang dipertahankan
rendah. Arus kolektor Q1 jatuh ke level “0” , menyebabkan Q2 dan Q4 akan Off. Dengan
Q2 = Off tegangan tinggi pada kolektornya akan menjadikan Q3 = On. (Q3 akan bekerja
sebagai suatu emiter-follower).dan menghasilkan suatu tegangan tinggi pada keluaran X,
yang besarnya sekitar 3,6 V ( 5 V minus turun tegangan 0,7 V pada basis-emiter Q3 dan
diode D1).
Jadi dengan setiap masukan rendah, keluarannya akan tinggi. Jelaslah bahwa rangkaian ini
berfungsi sebagai gerbang NAND, karena keluarannya akan rendah hanya apabila semua
masukannya tinggi. Table : 10.2 mengiktisarkan bekerjanya gerbang untuk dua keadaan
keluarannya tabel ini juga menunjukan bahwa dengan tegangan masukan tinggi, hanya
akan mengalir arus masukan yang sangat kecil karena junction- junction emitor-basis pada
kondisi reverse-bias. Dengan tegangan masukan rendah , arus akan mengalir kembali

313
BUKU AJAR PSTE 2011

lewat emitor yang sesuai menuju ke masukannya. Hal ini merupakan ciri-ciri dari
rangkaian logika penyerap arus.
Rangkaian-rangkaian logika TTL adalah tergolong rangkaian-rangkaian penyerap-arus
dalam mana keluarannya menerima arus dari masukan-masukan yang sedang diumpani
(oleh keluaran-keluaran) dalam kondisi rendah. Gambar : 10.5 menunjukan keluaran dari
sebuah gerbang TTL yang mengumpani masukan gerbang TTL lainnya. Apabila keluaran
gerbang yang diumpani = rendah, transistor Q4 jenuh dan Q3 = off.
Tegangan rendah pada X menjadikan emitor Q1 forward-bias dan arus mengalir. Seperti
ditunjukan dalam Gambar : 10.5. Arus mengalir kembali melalui Q4. Arus kolektor jenuh
Q4 diperoleh dari gerbang yang diumpani. Q4 bekerja sebagai penyerap-arus.

+5V +5V

R4=130
R1=4k

Q3=off

X
Q4=On Q1

Rangkaian keluaran dari Rangkaian masukan dari

gerbang pendorong gerbang yang didorong

Gambar : 10.5. Ilustrasi bekerjanya TTL penyerap arus.

Keluaran Rangkaian Totem-pole

Penjelasan beberapa hal tentang susunan totem-pole dari keluaran TTL , logika yang sama
dapat diperoleh dengan meniadakan Q3 dan D1, dengan menghubungkan langsung R4 ke
kolektor Q4. Tetapi hal ini akan menyebabkan mengalirnya arus Q4

yang lebih besar lagi pada keadaan saturasinya (5v / 130   40 mA). Dengan adanya Q3
tidak akan ada arus mengalir melalui R4 pada keadaan keluaran = rendah. Hal ini penting
sekali untuk menjaga dissipasi daya saat keluaran = “rendah”.

314
BUKU AJAR PSTE 2011

Keuntungan lain dari susunan ini adalah saat terjadinya keadaan keluaran = “tinggi”. Q3
sedang bekerja sebagai pengikut emiter dengan impedansi keluarannya yang “rendah”
(misal = 10 Ω). Impedansi rendah ini menyebabakan konstanta waktu yang pendek saat
mengisi setiap beban kapasitip keluarannya. Aksi ini (disebut actif pull-up) menyebabkan
waktu naik dari bentuk gelombang keluarannya sangat cepat sekali.
Kerugian susunan keluaran totempole terjadi selama transisi dari “rendah” ke “tinggi”,
yakni Q4 sangat lambat off dari pada Q3 On, sehingga ada periode selama beberapa
nanodetik saat mana kedua transistor menghantar dan arus yang relatip besar (30 – 40 mA)
akan dialirkan dari sumber tegangan 5 v (+Vcc). Dan pada akhirnya dapat menimbulkan
suatu persoalan tersendiri.

10.3.1 Karakteristik seri TTL Standart.

Seri 5400 / 7400 telah menjadi salah satu keluarga logika IC paling luas
penggunaannya. Perbedaan antara versi 5400 dan 7400, seri 5400 khusus diperuntukan
bagi keperluan militer yang dapat bekerja pada rentang temperatur dan catu daya lebih
lebar. Namun seri 7400 diproduksi bagi kalangan industri dan umum. Seri 7400 bekerja
secara realibel pada rentang temperatur 0 – 70 C dengan tegangan catu daya (Vcc) dari
+4,75volt sampai +5,25 volt. Namun pada seri 5400 agak lebih fleksibel karena dapat
mentolelir rentang temperatur –55 hingga +125 C dan perubahan catu daya yang
diijinkan antara 4,5volt hingga 5,5 volt. Tetapi dari kedua versi ini memiliki beberapa
kesamaan yaitu fan-out = 10, yang menunjukan bahwa kedua seri ini secara realibel dapat
mengumpan atau mengendalikan 10 buah masukan-masukan gerbang lain.
Level-level tegangan masukan dan keluaran seri 7400 ditunjukan dalam Tabel : 10-3.
Harga minimum dan maksimum yang diperlihatkan adalah untuk kondisi yang terburuk
dari : catu daya, temperatur dan pembebanannya.

Tabel : 10.3 Level Tegangan seri 7400 Standart.

Tegangan Minimum Nominal Maksimum
(Volt) (Volt) (Volt)
VOL - 0,1 0,4
VOH 2,4 3,6 -
VIL - - 0,8
VIH 2,0 - -

315
BUKU AJAR PSTE 2011

Table : 10.3 menyatakan suatu garansi untuk keluaran logika “0” maksimum VOL= 0,4
Volt, lebih rendah dari tegangan logika “0” yang dibutuhkan oleh masukan VIL = 0,8 Volt.
Hal ini berarti bahwa saat logika rendah (low-state) dc noise margin yang dijaminkan
adalah sebesar 400 mV. Dihitung dari :
VNL = VIL – VOL(mak) = 0,8 V – 0,4 V = 0,4 V = 400 mV.
Sama halnya saat keluaran berlogika “1” ada jaminan minimum 2,4 Volt, yaitu 400 mV
lebih besar dari pada tegangan logika “1” pada masukan VIH = 2,0 V. Jadi untuk high-state
dc noise margin adalah sebesar 400 mV, yang dihitung dari ; :
VNH = VOH(min) – VIH = 2,4 V – 2,0 V = 0,4 V = 400 mV.
Jadi, garansi kasus terburuk yang dijamin (guaranteed worst-case) dc noise margin untuk
seri 7400 keduanya adalah 400 mV. Pada operasi yang sesungguhnya dc noise margin
nominal agak lebih tinggi (VNL = 1 V dan VNH = 1,6 V).
Dissipasi Daya.
Rangkaian logika TTL dasar Nand-gate Gambar : 10.4, dalam kondisi nominal gerbang
Nand ini akan mengambil arus rata-rata Icc = 2 mA, yang akan menghasilkan dissipasi
daya : 2 mA x 5 V = 10 mW.
Penundaan Perambatan.
TTL Nand-gate dasar memiliki penundaan propagasi nominal tpd1 = 11 ns dan tpd0 = 7 ns.
Dengan demikian rata-rata penundaan propagasinya adalah = 9 ns. Tabel : 10.4
mengikhtisarkan karakteristik dari seri 7400 standart.
Tabel : 10.4. Karakteristik seri 7400 Standard.
Noise margin (kasus terburuk) : VNL = VNH = 400 mV
Dissipasi daya rata (gate dasar) : PD = 10 mW
Propagasi delay rata : 9 ns
Fan-out nominal : 10

Contoh : 10-1.
Apabila diberikan data sheet untuk IC seri 7400 quad two-input Nand-gate, harga arus
supply (Icc) maksimum = 22 mA adalah maka tentukanlah daya maksimum yang
didesipasikan oleh sebuah gerbang NAND untuk setiap keadaan. (keluaran “tinggi” dan
“rendah”) ?
Penyelesaian :
Pertama yang harus diingat adalah bahwa IC ini berisi 4-buah gerbang Nand. Dan Icc
maksimum terjadi pada keadaan keluaran logika “rendah” , yaitu : ICCL(mak) = 22 mA
316
BUKU AJAR PSTE 2011

Apabila Vcc = 5,25 V (mak). Arus = 22 mA ini merupakan arus supply total untuk semua
gerbang yang ada. Sehingga untuk setiap gerbang dapat mengambil arus sebesar : 22mA /
4 = 5,5 mA. Dan daya maksimum (PD) tiap gerbang dapat ditentukan = 5,5 mA x 5,25 V =
28,9 mW.

10.3.2 TTL Daya Rendah Seri 74L00.

Rangkaian TTL daya rendah yang dirancang sebagai seri 74L00 pada dasarnya
memiliki rangkaian dasar yang sama seperti seri 7400 standart, kecuali bahwa semua
harga-harga tahanannya dinaikan. Tahanan yang lebih besar ini memperkecil pemakaian
daya, tetapi kekurangannya adalah penundaan perambatannya lebih panjang. Sebagai
contoh, gerbang-NAND dalam seri ini memiliki dissipasi daya rata = 1 mW dan penundaan
perambatan rata-rata = 33 ns.
Seri 74L00 adalah ideal untuk pemakaian dimana dissipasi daya lebih diutamakan dari
faktor pembatas kecepatan, frekwensi rendah dan rangkaian yang dioperasikan dengan
batere misalnya kalkulator akan sangat sesuai untuk seri TTL ini.

10.3.3 TTL Kecepatan-Tinggi, Seri 74H00.

Seri 74H00 adalah suatu seri TTL kecepatan tinggi. Rangkaian dasar untuk seri ini
pada dasarnya sama dengan seri 7400 standart, kecuali digunakannya harga-harga tahanan
yang lebih kecil dan transistor emiter follower Q4 diganti dengan sebuah Transistor
Darlington. Perbedaan ini menghasilkan kecepatan switching jauh lebih cepat dan dengan
penundaan propagasi rata-rata = 6 ns. Tatapi bagaimanapun juga,

naiknya kecepatan tersebut diperoleh dengan pengorbanan dissipasi daya. Gerbang Nand
dasar dalam seri ini memiliki PD rata-rata sebesar 23 mW.

10.3.4 TTL Schottky, Seri 74S00.

Seri 74S00 memiliki kecepatan tertinggi yang tersedia dalam bentuk TTL.
Karakteristik ini dicapai dengan menggunakan suatu schottky barrier diode (SBD) yang
dihubungkan sebagai suatu clamping dari basis ke kolektor dari setiap transistor.
Karakteristik SBD yang berpengaruh pada sistem ini adalah turun teganga+n forwardnya
yang rendah (0,4V) dan kecepatan switching yang tinggi. Penggunaan SBD mencegah

317
BUKU AJAR PSTE 2011

rangkaian-rangkaian transistor dari kejenuhan, sehingga memperkecil waktu switching.

Seri 74S00 memiliki waktu penundaan perambatan rata-rata nominal = 3 ns dan PD
nominal = 23 mW. Karena memiliki nilai PD hampir sama dengan seri 74H00 dan
kecepatan yang lebih tinggi, maka seri 74S00 merupakan seri TTL yang paling luas
digunakan dimana kecepatan tinggi adalah sebagai faktor pembatas. Table :10.5
memberikan bandingan dari ke-4 macam seri TTL tersebut.

Table : 10.5 Karakteristik seri TTL

Seri TPD (ns) (PD) (mW) VNL (mV) VNH (mV) Fan-out
7400 9 10 400 400 10
74L00 33 1 400 400 10
74H00 6 23 400 400 10
74S00 3 23 300 500 10

10.3.5 Aturan Pembebanan TTL.

Dalam merancang sistem-sistem digital dengan menggunakan komponen TTL
sangat penting untuk mengetahui bagaimana menentukan dan menggunakan fan-out Atau
kemampuan mengendalikan (drive capability) dari setiap rangkaian. Gambar : 10.6a
menunjukan sebuah output TTL tunggal dalam kondisi “rendah” yang dihubungkan kepada
input TTL. Transistor Q4 = ON dan sedang bekerja sebagai penyerap arus (current-sink)
untuk semua arus (IIL) yang datang kembali dari setiap input. Meskipun Q4 dalam kondisi
jenuh, tahanan dalam keadaan ON-nya (ON-state) adalah sebesar beberapa Ohm selain
dari pada nol, sehingga arus IOL menghasilkan suatu drop-tegangan output VOL. Untuk
TTL (Tabel 10.6) harga VOL harus melampaui 0,4 V, hal ini akan membatasi harga I OL dan
berarti juga akan membatasi jumlah beban yang dapat diumpani (driving).
Pada kondisi “tinggi” ini ditunjukan dalam Gambar :10.6b. Dimana Q3 sedang bekerja
sebagai suatu emitter-follower dan men-supply arus (current-source) ke setiap input TTL.
Arus-arus ini (IIH) merupakan arus-arus bocor reverse-bias, karena junction-juction basis-
emitor dari input TTL dalam kondisi reverse-bias. Apabila beban yang diumpani/didorong
terlalu banyak, maka arus output total IOH akan menjadi sangat besar, dan akan
menyebabkan drop-tegangan yang besar pula pada ujung-ujung R2, Q3 dan D1, sehingga
akan memperkecil nilai VOH dibawah harga minimum yang diijinkan yakni = 2,4V (Tabel :
10.3)
318
BUKU AJAR PSTE 2011

+ 5V + 5V + 5V

R4

Q3 IIL IIL
BEBAN TTL
OFF 2-UNIT LOAD
D1
IOL

+
VOL KONDISI
“RENDAH”
Q4
ON -
(a)

+ 5V + 5V + 5V

R4

Q3
IIH IIH
BEBAN TTL
ON 2-UNIT LOAD
D1
IOH

+ KONDISI
“TINGGI”

Q4 VOH

OFF -
(b)

Gambar : 10.6 Kemampuan Mengumpan/mendorong Output TTL

10.3.6 Unit Load (UL)
Dengan maksud untuk menyederhanakan perencanaan dengan rangkaian-rangkaian
TTL, para produsen telah membuat standarisasi faktor-faktor pembebanan input dan output
dengan berpedoman pada arus. Arus-arus ini disebut unit-load (UL) dan didefinisikan
sebagai :
40 µA pada keadaan “Tinggi”
1 Unit Load (UL) =
-1,6 mA pada keadaan “Rendah”
319
BUKU AJAR PSTE 2011

Faktor-faktor unit load ini digunakan untuk menyatakan kemampuan dorong (drive
capability) output dan persyaratan-persyaratan input untuk rangkaian-rangkaian TTL pada
setiap empat seri TTL tersebut. Contoh-contoh berikut ini menunjukan bagaimana cara
menggunakannya.

Contoh : 10.2
Sesuai data sheet untuk tipe IC 7400 quad NAND-gate, tentukanlah faktor-faktor
pembebanan input dan output dengan menggunakan unit-load.

Penyelesaian :
Parameter-parameter arus input untuk IC tersebut tercantum sebagai IIH = 40 µA dan IIL = -
1,6 mA (tanda negatip menunjukan bahwa arus input pada keadaan “rendah” sesungguhnya
mengalir kembali ke rangkaian outputnya). Jadi sebuah IC NAND-gate 7400 memiliki
faktor pembebanan input sebesar 1-UL pada kedua keadaan “tinggi” dan “rendah” .
Dengan kata lain, setiap input pada salah satu gate-gate ini bekerja sebagai 1-UL.
Kemampuan- Kemampuan dorong output dari IC ini diberikan dibawah judul
“recommended operating conditions”, dimana untuk setiap output ditunjukan suatu fan-
out sebesar 10 UL. Hal ini berarti bahwa setiap output secara reliabel dapat mendorong
sejumlah input yang faktor pwembebanan totalnya sama dengan 10-UL.
Misalnya, salah satu dari output-output NAND-gate (fan-out = 10-UL) dapat mendorong
10 input NAND-gate lainnya (setiap input = 1 UL).

Contoh : 10.3
Tentukanlah arus-arus output maksimum untuk 7400 NAND-gate pada kedua keadaan.
Penyelesaian :
Pada contoh : 10.2 bahwa output 7400 NAND memiliki suatu fanout = 10 UL. Pada
keadaan “tinggi” untuk 1UL adalah 40 µA, sehingga output gate ini dapat mensupply 10 x
40 µA = 400 µA = 0,4 mA  Jadi IOH(mak) = 0,4 mA.
Pada keadaan “rendah” 1 UL = 1,6 mA, sehingga output gate ini dapat menyerap 10 x 1,6
mA = 16 mA  Jadi IOL(mak) = 16 mA. Harga-harga IOH dan IOL juga dicantumkan
dibawah “test conditions” yang berguna untuk mengukur VOH dan VOL (data sheet 7400).

320
BUKU AJAR PSTE 2011

Contoh : 10.4
1. Tentukanlah fan-out dari 74S00 NAND gate.
2. Berapa banyakkah input-input 74S00 dapat diumpani oleh output 74S00 ?
3. Berapa banyak input-input 74S00 dapat diumpani oleh output 7400 ?
Penyelesaian :
1. Data sheet untuk IC 74S00 tidak menyatakan fan-outnya secara eksplisit. Tetapi
harga-harga arus outputnya dapat diperoleh pada “ test conditions” untuk VOH dan
VOL. Kedua harga tersebut diberikan sebesar :
IOH = 1 mA, dan IOL = 20 mA
Karena IOH = 1 mA, ini berarti bahwa output dapat men-supply arus sebesar 1 mA
pada keadaan “tinggi”. Untuk 1 UL pada keadaan “tinggi” adalah = 40 µA. Jadi
satu output 74S00 dapat mengumpan atau mendorong : 1 mA/40 µA = 25 UL.
IOH 1mA
Maka fan-out (keadaan tinggi) = = = 25 UL.
40 A 40 A
Karena IOL = 20 mA, maka output 74S00 dapat menyerap 20 mA pada keadaan
“rendah”. 1 UL pada keadaan “rendah” adalah = 1,6 mA. Jadi  fan-out (keadaan
IOL 20mA
“rendah”) = = = 12,5 UL..
1,6mA 1,6mA
Perhatikanlah bahwa fan-out dari perhitunga diatas berbeda untuk dua keadaan
output.
2. Input-input 74S00 masing-masing menyatakan suatu beban sebesar 1,25 UL, seperti
ditunjukkan pada data sheet. Karena 74S00 memiliki fan-out = 12,5 UL pada
12,5
keadaan “rendah”, maka dengan aman 74S00 dapat mendorong = 10- input-
1,25
input dari 74S00 yang lainnya.
3. Output 7400 NAND memiliki fan-out sebesar 10 UL. Oleh karena itu 7400 NAND
10UL
dapat mendorong : = 8 buah input-input 74S00 yang lainnya.
1,25UL
Contoh : 10.5
Output sebuah 7400 NAND gate memberikan sinyal jam kepada sebuah counter paralel
yang terdiri dari J/K FF (IC 7473). Berapakah jumlah FF maksimum yang dapat dimiliki
oleh counter ini ?

321
BUKU AJAR PSTE 2011

Penyelesaian :
Faktor pembebanan input (input loading factor) untuk sebuah input jam dari IC 7473 dapat
ditentukan dari data sheet dengan mengingat bahwa IIL = 3,2 mA pada input Jam tersebut.
3,2
Hal ini dapat dinyatakan : = 2 UL. Jadi untuk satu gate dari 7400 NAND (untuk fan-
1,6
10
out sebesar 10 UL) dapat mendorong : = 5 buah input Jam.
2

10.3.7 Input-input Yang Dihubungkan Menjadi Satu.

Apabila dua input atau lebih dari suatu rangkaian logika TTL dihubungkan menjadi
satu untuk bekerja sebagai suatu input tunggal, maka besar pembebanan inputnya (input
loading) akan berbeda dibandingkan dengan suatu input tunggal. Pada saat input keadaan
“rendah” input-input yang digabungkan menjadi satu (tied-together inputs) akan
mempunyai faktor pembebanan input yang sama dengan input tunggal. Ini dikarenakan I IL
ditentukan oleh tahanan bias R1 pada rangkaian TTL, dan tetap tinggal sama tidak
bergantung pada berapapun banyaknya input-input yang didorong berada dalam keadaan
“rendah”. Pada saat input keadaan “tinggi”, bagaimanapun juga input-input yang
digabungkan menjadi satu tersebut akan memiliki faktor pembebanan input sama dengan
jumlah faktor pembebanan input sendiri-sendiri (individual). Ini disebabkan sinyal input
tersebut harus men-supply arus-arus bocor reverse-bias untuk tiap-tiap junction base-
emmiter.
Misalnya, apabila dua input dari 7400 NAND-gate digabung menjadi satu sebagai input
tunggal, maka input tunggal ini memiliki faktor pembebanan sebesar 1-UL (=1,6 mA) pada
keadaan “rendah” dan 2-UL (= 80 µA) pada keadaan “tinggi”.

10.3.8 Sifat-sifat TTL yang Lain

Beberapa karakteristik lain dari logika TTL harus dipahami apabila mendisain sistem-
sistem digital.
1. Input-input Yang Tak Disambungkan
Setiap input dari logika TTL yang dibiarkan terbuka (open) akan berfungsi sebagai logika
“1” yang diberikan ke input tersebut, karena pada saat kasus yang manapun Junction
emiter-basis pada input tidak akan forward-bias. Ini berarti bahwa pada setiap IC TTL

322
BUKU AJAR PSTE 2011

semua inputnya adalah berlogika “1” sampai input-input tersebut dihubungkan pada suatu
sinyal logika.
2. Input-input Yang Tak Digunakan
Pada pemakaian gate-gate logika tertentu tidak semua input-input gate pada IC TTL
dipergunakan. Sebagai contoh yang umum banyak dijumpai apabila tidak semua input-
input sebuah gate logika diperlukan sebagai fungsi logika tersebut . Yakni misalnya
apabila diperlukan operasi logika perkalian (NAND-gate) dari dua variabel A dan B 
maka ditulis : A.B . Apabila digunakan suatu IC NAND-gate yang memiliki tiga-input,
maka cara-cara yang mungkin untuk merealisasi rangkaian ini ditunjukan pada Gambar :
10.7
Dalam Gambar 10.7a input yang tak terpakai dibiarkan tak tersambung (open), yang berarti
bahwa input ini berfungsi sebagai logika “1” (aktif Low). Oleh karena itu output NAND-
gatenya adalah : X = A.B.1 = A.B , yakni merupakan hasil persamaan yang dikehendaki.,
walaupun logika tersebut benar. Namun dalam prakteknya membiarkan input yang tak
terpakai dalam kondisi terbuka (open) kurang dibenarkan, karena akan berfungsi sebagai
antena yang dapat menangkap sinyal-sinyal radiasi/noise liar yang dapat mengakibatkan
gate tersebut bekerja tidak benar. Cara yang lebih baik ditunjukan pada Gambar : 10.7b
disini input yang tak terpkai dihubungkan ke +Vcc (+5V) melalui tahanan 1 KΩ, sehingga
level logikanya adalah “1” . Tahanan 1 KΩ tersebut hanya untuk membatasi arus junction
base-emmiter dari input-input gate apabila terjadi denyutan (spike) pada catu daya (Vcc).
Teknik yang sama ini dapat digunakan untuk AND gate karena logika “1” pada input yang
tak terpakai tidak akan mempengaruhi outputnya. Sebanyak 30-input-input yang tak
terpakai dapat menggunakan tahanan 1 KΏ yang sama yang dihubungakan ke +Vcc.
Kemungkinan ketiga ditunjukan pada Gambar : 10.7c , dimana input yang tak terpakai
dihubungkan ke salah satu input yang terpakai. Hal ini yang paling aman asalkan rangkaian
yang mendorong input B tidak mengakibatkan terlampaoinya fan-out yang diijinkan.
Teknik ini dapat digunakan untuk setiap jenis pemakaian gate logika TTL.

323
BUKU AJAR PSTE 2011

A A
X = A.B X = A.B
B B
7410 7410
TAK TERSAMBUNG
(OPEN)
(a) (b)

X = A.B

7410
1K

+5V (c)

Gambar : 10.7 Tiga Cara Dalam Mengatur Input-input Logika NAND gate
yang tak Terpakai

Untuk pemakaian gate-gate OR dan gate-gate NOR untuk input-input yang tak terpakai
tidak dapat dibiarkan terbukai (open) atau dihubungkan ke +Vcc, karena ini akan
menghasilkan suatu level logika output konstan (tetap) ( = “1” untuk OR gate dan = “0”
untuk NOR-gate). Dan tidak tegantung dengan input-input lainnya. Sebagai gantinya,
pemakaian gate-gate ini sebaiknya untuk input-input yang tak terpakai harus dihubungkan
ke “ground” (=0 V) untuk logika “0” atau dapat digabungkan pada salah satu input yang
terpakai lainnya seperti Gambar : 10.8b.

A A
X = A+B+0 X = A+B+B
B B
X = A+B X = A+B

220 220

(a) (b)

Gambar : 10.8 Dua Cara Dalam Mengatur Input-input Logika NOR -Gate
yang tak Terpakai

10.3.9 Membias Input-input TTL ke Ground (= 0V)

Dalam kenyataannya banyak dijumpai situasi dimana suatu input TTL dalam
keadaan normal harus dipertahankan “rendah” dan kemudian diubah menjadi “tinggi”
dengan menekan sebuah switch mekanis. Keadaan ini ditunjukan dalam Gambar : 10.9
yakni bagaimana mendriver sebuah input One-shot (monostabil multivibrator). One-shot
ini di-trigger atas komando transisi positip yang terjadi apabila switch tertutup sesaat.
324
BUKU AJAR PSTE 2011

Tahanan R berfungsi untuk menjaga agar input T = “rendah” pada saat switch terbuka
(tidak bekerja). Dimana harga R harus dijaga cukup “rendah”, agar tegangan yang terjadi
pada ujung-ujungnya karena arus IIL dari input balik One-shot tidak melampaui nilai
0,4 Volt., yakni untuk nilai maksimum tegangan „rendah” yang diijinkan (VIL).

+Vcc

+5 V
Q
switch

T ONE-SHOT

Rmak = 0,4 V / IIL

Rmak = 250 ohm
R
IIL Q

Gambar : 10.9 Membias Input OS ke Ground

Jadi harga R terbesar diperoleh dari :

IIL x R mak = 0,4 Volt
0,4.V
Jadi R mak =
IIL
Apabila IIL adalah 1,6 mA (untuk 1 UL), maka diperoleh harga R mak = 250 ohm. Tak ada
batas untuk harga R terkecil kecuali untuk arus yang mengalir pada catu daya +5V pada
saat switch ditutup.

10.3.10 Waktu Transisi Input-input TTL

Sinyal-sinyal input yang mendorong rangkaian-rangkaian TTL harus memiliki
waktu transisi yang relatif cepat agar dapat bekerja secara realibel. Apabila waktu naik
(rise time) atau waktu turun (fall-time) input lebih besar dari 1 µs, ada kemungkinan terjadi
osilasi pada outputnya seperti ditunjukan dalam Gambar : 10.10a. Osilasi ini dapat
mengakibatkan masalah yang serius apabila output ini diberikan ke suatu Flip-flop, One-
shot atau sistem counter. Suatu sinyal yang lambat dapat dipertajam dengan melewatkan
pada suatu rangkaian yang disebut Schmitt-trigger, seperti ditunjukan dalam Gambar :
10.10b. Rangkaian Schmitt-trigger menghasilkan transisi sangat cepat pada output
(umumnya 10 ns) tidak tergantung kepada waktu naik dan waktu turun dari input.

325
BUKU AJAR PSTE 2011

Tr Tf (a)
> 1 us

1 1

0 0
SCHMITT
TIGGER
Tr Tf
= 1 ns

(b)

Gambar : 10.10 (a). Tr dan Tf terlalu rendah mengakibatkan output-output TTL

berosilasi (b). Schmitt-trigger digunakan untuk mempertajam Tr dan Tf

Output ini kemudian dapat diberikan ke rangkaian TTL. lainnya. Beberapa rangkaian
logika TTL dirancang dengan Schmitt-trigger yang telah built-in, sehingga dapat menerima
transisi-transisi sinyal input lambat tanpa ada persoalan. IC TTL seri 7413 merupakan
contoh rangkaian TTL jenis Schmitt-trigger. IC 7413 berisi dua buah NAND-gate 4-input
yang akan memberikan respon dengan baik terhadap sinyal input yang masuk tanpa suatu
pembatasan pada nilai Tr dan Tf.

10.3.11 Denyutan-denyutan Arus

Rangkaian logika TTL harus dapat menahan denyutan-denyutan arus atau spike
yang dihasilkan dari dalam rangkaian, dikarenakan susunan output totem-pole. Pada saat
output sedang switching dari keadaan “rendah” ke keadaan “tinggi” (Gambar : 10.11),
kedua transistor outputnya terjadi perubahan kondisi, yaitu : Q3 dari “off” ke “on” dan Q4
dari “on” ke “off”. Karena Q4 berubah dari keadaan saturasi, maka akan memerlukan
waktu yang lebih lama dari pada Q3 untuk berubah keadaan. Jadi ada suatu interval waktu
pendek (sekitar 10 ns) selama transisi switching dimana kedua transistor sedang
menghantar (conduct) dan suatu denyutan arus yang relatif besar (± 30 – 50 mA) mengalir
dari catu daya +5V. Lamanya denyutan arus ini diperpanjang oleh pengaruh dari setiap
beban kapasitip pada output rangkaian. Kapasitas ini terdiri dari kapasitas pengawatan dan
input dari setiap rangkaian beban dan harus diisi sampai tegangan output keadaan “tinggi”.
Dampak keseluruhan ini dapat diikhtisarkan sebagai berikut : “ Apabila suatu output TTL

326
BUKU AJAR PSTE 2011

totem-pole berubah dari „rendah” ke “tinggi” suatu denyutan arus ber-amplitudo tinggi
dialirkan dari catu daya Vcc.
+5V

130
ohm

Q3
OFF  ON

1
OUTPUT
0
Q4 I C
ON  OFF Beban

Gambar : 10.11 Denyutan Arus yang terjadi pada susunan Totem-pole

Dalam suatu rangkaian atau sistem digital yang kompleks sering terjadi perubahan
(switching) keadaan- keadaan output TTL pada saat yang sama, tiap-tiap perubahan
menimbulkan suatu denyutan arus sempit yang dialirkan dari catu daya. Efek komulatif
dari semua denyutan arus ini akan menghasilkan suatu denyutan tegangan pada Vcc,
terutama disebabkan oleh induktansi yang terdistribusi pada jalur kawat supply-nya (ingat
: V = L di/dt). Denyutan tegangan ini dapat mengakibatkan kegagalan fungsi yang serius
selama transisi switching, kecuali apabila dipasang sebuah filter. Teknik yang paling
banyak dipakai adalah menggunakan kondensator yang dihubungkan paralel antara +Vcc
ke “ground”, yang pada dasarnya adalah untuk menghubung singkatkan denyutan-
denyutan frekwensi tinggi yang terjadi. Hal ini disebut “power supply decoupling”.
Umumnya digunakan kapasitor 2000 pF untuk setiap output totem-pole. Kondensator non-
induktif (misalnya keramik) harus dipasang dengan kawat penghubung yang sependek
mungkin untuk memperkecil terjadinya induksi kawat. Untuk sebuah rangkaian diatas
printed-circuit-board (PCB), kapasitas total yang dibutuhkan harus didistribusikan secara
merata keseluruh PCB. Misalnya sebuah PCB yang berisi 20 (dua-puluh) IC TTL dengan
100 buah output totem-pole, akan dibutuhkan kapasitas total : 2000 pF x 100 = 200.000
pF. Kapasitas total ini harus disebarkan merata diseluruh board PCB dan dihubungkan dari
jalut kawat +Vcc ke tanah (grounding).

327
BUKU AJAR PSTE 2011

10.3.12 Output-output Kolektor Terbuka TTL (Open-Collector)

Perhatikan rangkaian logika dari Gambar : 10.11a, NAND-gate 4 dan 5
merupakan fungsi AND, yang meng-AND-kan output-output : 1, 2 dan 3 sehingga output X
memiliki persamaan : X  AB. CD . EF
Rangkaian Gambar : 10.11b menunjukan operasi logika yang sama, yang diperoleh hanya
dengan menghubungkan menjadi satu dari output-output NAND-gate : 1, 2 dan 3. Dengan
kata lain operasi AND diperoleh dengan menghubungkan menjadi satu semua output-
outputnya. Hal ini dapat diprediksikan bahwa dengan menghubungkan semua output
menjadi satu, apabila salah satu dari gate berubah keadaan “rendah” titik output bersama
harus menuju ke kondisi “rendah” sebagai hasil dari aksi menghubungkan singkat ke tanah
(grounded) dari transistor Q4 didalam gate tersebut.
Titik output bersama akan tinggi hanya apabila semua output-output gate berada pada
kondisi “tinggi”. Jelaslah bahwa ini merupakan operasi AND (perkalian)

A AB
1 AND
B

C X = AB . CD . EF
CD
2 4 5
D

E
3
F EF
(a)

328
BUKU AJAR PSTE 2011

A AB
1
B

C CD X = AB . CD . EF
2
D

E
3
F EF

(b)
Gambar : 10.12 Operasi Wired-AND

Susunan pada Gambar : 10.12b memiliki dua kelebihan dibandingkan dengan susunan
konvensional Gambar : 10.12a. Susunan Gambar : 10.12b memerlukan lebih sedikit gate
dan menghasilkan penundaan perambatan dari input ke output yang lebih kecil.
Konfigurasi ini disebut dengan operasi “wired-AND” (AND-terikat) karena menghasilkan
operasi AND dengan menghubungkan kawat-kawat output menjadi satu. Hal ini sering
disalah artikan sebagai operasi wired-OR.

10.3.13 Output-output Totem-pole tidak dapat di Wired-AND.

Untuk mendapatkan keuntungan dari konfigurasi wired-AND, output-output dari
dua gate atau lebih harus dihubungkan menjadi satu tanpa efek yang merugikan. Ironisnya
rengkaian output totem-pole dari rangkaian-rangkaian TTL konvensional outputnya
dilarang dihubungkan mejadi satu. Ini ditunjukan dalam Gambar : 10.13, dimana output-
output totem-pole dari dua gate yang terpisah dihubungkan menjadi satu pada titik X.
Misalkan bahwa output gate A berada pada keadaan “tinggi” (Q3A =ON dan Q4A = OFF)
dan output gate B berada pada kondisi “rendah” (Q3B = OFF dan Q4B = ON). Pada situasi
ini Q4B akan menyerap arus yang besar dari Q3A hingga mencapai 55 mA. Arus ini dengan
mudah dapat merusakkan transistor Q4B, yang biasanya hanya diijinkan untuk menyerap
arus sebesar 16 mA (IOL) saja. Situasi ini akan menjadi lebih buruk apabila lebih dari dua
output TTL dihubungkan menjadi satu.

329
BUKU AJAR PSTE 2011

+5V +5V
Gate-1 Gate-2

130 130
ohm ohm

Q3A= ON Q3B=OFF
Wired AND

X
Q4A=OFF Q4B=ON

Imax=16 mA

Gambar : 10.13 Output Totem-pole yang dihubungkan menjadi satu, arus yang
dihasilkan dapat menimbulkan kerusakan pada Transistor Q4

10.3.14 Output-output Kolektor Terbuka

Karena alasan-alasan yang telah dijelaskan diatas, maka beberapa rangkaian TTL
telah dirangcang dengan output-output kolektor-terbuka (open-collector). Seperti
ditunjukan dalam Gambar : 10.14a, perbedaan rangkaian jenis kolektor terbuka tidak
digunakan Q3, D1 dan R4. Output tersebut diambil dari kolektor Q4 yang dalam kondisi
terbuka. Pada saat output pada kondisi “rendah”  Q4 = ON (memiliki arus basis),
sedang pada kondisi “tinggi”  Q4 = OFF (sebagai rangkaian terbuka). Untuk operasi
yang ideal umumnya output tersebut (kolektor) diberikan resistor pull-up eksternal Rc
yang dihubungkan seperti Gambar : 10.14b, sehingga suatu level tegangan tinggi (“1”)
akan muncul pada output tersebut pada keadaan “tinggi”.

330
BUKU AJAR PSTE 2011

+Vcc

R1 R2

OUTPUT
INPUT
Q2
Q1
Q4
R3

(a)

+Vcc

Rp (RPULL-UP)
eksternal

OUTPUT

Q4

(b)

Gambar : 10.14 a). Rangkaian TTL Open-collector ,

b). Dengan pull-up Resistor

Dengan output-output kolektor terbuka, operasi wired-AND dapat dilakukan dengan aman.
Gambar : 10.15 menunjukan tiga buah NAND-gate dua-input kolektor terbuka yang di
wired-AND-kan menjadi satu dan dihubungkan dengan resistor pull-up (Rp) Untuk tipe
NAND-gate jenis kolektor terbuka tidak memiliki simbol khusus.

+Vcc

Rp (RPULL-UP)
eksternal
A
B

C OUTPUT

D X = AB.CD.EF

E
F

Gambar : 10.15 Operasi wired-AND Menggunakan

Gate-gate Open-Colector

331
BUKU AJAR PSTE 2011

10.3.15 Menentukan Nilai Rp (pull-up)

Harga Rp dipilih sedemikian rupa sehingga pada saat satu gate menuju kondisi
“rendah” sementara yang lainnya “tinggi”, arus mundur (sink-current) atau arus terserap
yang melalui output “rendah” tidak melebihi batas IOL-nya (umumnya = 16 mA). Suatu
harga Rp = 1 KΏ akan menghasilkan arus mundur sebesar 5 mA melalui transistor output
gate yang “rendah”.
Dengan sendirinya simpul output tersebut biasanya yang mendorong beban-beban TTL,
yang akan memperbesar arus mundur ini, dimana nilai totalnya tidak boleh melebihi nilai
IOL. Oleh karena itu dianjurkan untuk memberikan nilai yang relatif besar untuk Rp. Tetapi
bagaimanapun juga harus diperhitungkan juga bahawa setiap kapasitas beban akan diisi
melalui Rp, sehingga Rp harus dibuat sekecil mungkin untuk mempertajam waktu
switching. Meskipun dengan nilai Rp minimum, susunan kolektor terbuka ini masih jauh
lebih lambat dari output-output TTL totem-pole, yang menggunakan Q3 sebagai suatu
emitter-follower impedansi rendah untuk mengisi kapasitas beban. Oleh karena alasan ini,
maka rangkaian TTL jenis kolektor terbuka tidak digunakan untuk keperluan pemakaian
kecepatan switching tinggi.

Contoh : 10.6
Sebuah IC TTL 7405 (lihat Appendix) berisi enam buah inverter dengan output kolektor
terbuka. Enam inverter ini dihubungkan dalam suatu susunan wired-AND seperti pada
Gambar : 10.16
a). Tentukanlah persamaan logika untuk output X
b). Tentukanlah nilai Rp dengan mengumpamakan bahwa output X harus mendorong
rangkaian-rangkaian lain dengan faktor pembebanan total 4 UL.

Penyelesaian :
a). Tiap-tiap output inverter merupakan kebalikan dari inputnya. Hubungan wired-AND
diperoleh dengan meng-AND-kan setiap output inverter. Sehingga persamaan
outputnya adalah : X  A. B .C . D . E . F
Dengan menggunakan teorema De Morgan, persamaan ini eqivalen dengan :

X  A B  C  D  E  F  merupakan bentuk operasi NOR.

332
BUKU AJAR PSTE 2011

b). Karena X mendorong 4 Unit-Load , beban-beban ini akan memberikan suatu arus
mundur pada kondisi “rendah” sebesar : 4 x 1,6 mA = 6,4 mA. Dengan melihat data
sheet untuk IC 7405, terlihat bahwa setiap output gate memiliki fan-out = 10 UL.
Sehingga IOL(mak) = 16 mA, yang berarti bahwa arus yang melalui Rp pada keadaan
“rendah” harus dibatasi pada : 16 mA – 6,4 mA = 9,6 mA. Harga minimum Rp sekarang
dapat dicari dengan menggunakan hukum Ohm.

+5 V

7405 Rp (RPULL-UP)
Hex-inverter eksternal

B 4 x 1,6 mA= 6,4 mA

IOL =16 mA

C
4 UL
OUTPUT
D (X)

Gambar : 10.16 Rangkaian Inverter yang di wired-AND

Vcc Vol 5V  0,4V

Rp (min) =   480 Ohm . Agar lebih aman dapat digunakan
IRp 9,6 mA
tahanan sebesar 560 Ohm ( harga standart).

10.4 Rangkaian MOSFET Digital

Rangkaian digital yang menggunakan MOSFET dibagi menjadi tiga katagori, (1) P-
MOS yang hanya menggunakan P-channel enhancement MOSFET; (2) N-MOS, yang
hanya menggunakan N-channel enhancement MOSFET dan (3) CMOS (Complementary
MOS), yang menggunakan kedu-duanya P- dan N-channel.
IC digital P-MOS dan N-MOS memiliki kepadatan pengepakan yang lebih besar (jumlah
transisor per-chip lebih banyak). Oleh karena itu jenis ini relatif lebih ekonomis dari
333
BUKU AJAR PSTE 2011

CMOS. Tipe N-MOS memiliki kepadatan komponen (packing density) dua kali lebih padat
dari pada P-MOS, sehingga relatif lebih disukai dalam penggunaannya. Selain
kepadatannya yang lebih besar, kecepatan operasi N-MOS dua kali lebih cepat dari pada P-
MOS, disebabkan pembawa arus (current carries) pada N-MOS adalah “elektron-elektron
bebas”, sedangkan pembawa arus pada P-MOS adalah “hole” (muatan positip yang
bergerak lebih lambat). Di antara keluarga MOS, jenis CMOS adalah yang paling kompleks
dan paling rendah kepadatan komponen per chipnya, tetapi memiliki kelebihan pada
kecepatan operasinya dan dissipasi daya yang jauh lebih rendah.
Pada sub-bab ini akan dibahas beberapa rangkaian logika P-MOS dasar, dengan tetap
mengingat bahwa rangkaian N-MOS pada dasarnya sama kecuali polaritas tegangan nya
yang berlawanan. Aplikasi dari jenis P-MOS dan N-MOS ini banyak digunakan pada unit-
unit LSI (intergrasi skala besar) seperti pada pemakaian IC-IC memory statis dan dynamis,
ROM dan sebagainya.

10.4.1 P-MOS Inverter

Gambar : 10.17a menunjukkan rangkaian logika P-MOS dasar yang merupakan
sebuah inverter. Inverter ini berisi dua P-channel MOSFET, dimana Q1 disebut load
MOSFET (beban) dan Q2 disebut switching MOSFET. Gate Q1 secara permanen
dihubungkan ke catu daya -16V, dan selalu dalam kondisi ON yang pada dasarnya
berfungsi sebagai tahanan beban yang bernilai RON, Q2 akan men-switch dari ON ke OFF
sebagai respon pada VIN.
MOSFET Q1 dirancang agar memiliki channel yang lebih sempit dari Q2, sehingga RON
Q1 jauh lebih besar dari RON Q2. Umumnya RON untuk Q1 adalah 100 KΏ dan RON untuk
Q2 adalah 1 KΏ. ROFF untuk Q2 biasanya sekitar 1010 Ohm. Kedua kondisi dari inverter
tersebut diikhtisarkan dalam tabel Gambar : 10.17b.

334
BUKU AJAR PSTE 2011

VDD

Q1
D
G
VIN Q1 Q2 VOUT=VIN
S
VOUT 0V RON = ROFF = -16 V
(logika “0”) 100K 1010 Ohm (logika “1”)
Q2
D -16 V RON = RON = -0,16 V
(logika “1”) 100K 1K (logika “0”)
G
S

VIN

(a) (b)

Gambar : 10.17 P-MOS Inverter

Suatu cara terbaik untuk menganalisis rangkaian ini adalah dengan menganggap setiap
MOSFET sebagai sebuah tahanan sedemikian rupa sehingga tegangan outputnya diambil
dari suatu pembagi tegangan yang dibentuk oleh dua tahanan. Dengan VIN = 0 V,
transistor Q2 = OFF, dengan tahanan yang sangat besar 1010 ohm. Karena Q1 memiliki
RON = 100 KΩ, output pembagi tegangan pada dasarna akan sebesar -16 V. Dengan VIN = -
16 V, Q2 = ON, dengan RON = 1 Kohm. Sekarang pembagi tegangannya adalah 100 KΩ
dan 1 KΩ, sehingga VOUT = 1 / 101 x (-16 V) ≈ -0,16 V.
Rangkaian tersebut berfungsi sebagai sebuah inverter karena suati input “rendah”
menghasilkan suatu output “tinggi” dan sebaliknya. Inverter dasar ini dapat dimodifikasi
untuk membentuk gate-gate logika NAND dan NOR.

10.4.2 P-MOS NAND-Gate

Operasi NAND diwujudkan oleh rangkaian Gambar : 10.18a, dimana Q1 kembali
berfungsi sebagai suatu tahanan beban, sedangkan Q2 dan Q3 merupakan switch yang
dikontrol oleh level-level input A dan B. Apabila salah satu dari A atau B berada pada 0 V
(logika “0”), FET yang sesuai akan OFF, karena itu memberiakan suatu tahanan tinggi dari
terminal output ke tanah sehingga output X = “tinggi” (=-16V). Apabila dua-duanya A
dan B = -16V (logika “1”), Q2 dan Q3 dua-duanya akan ON, sehingga

335
BUKU AJAR PSTE 2011

output X = “rendah”. Artinya bahwa output tersebut berfungsi sebagai NAND-Gate dari
input-inputnya ( X  A.B ).

10.4.3 P-MOS NOR-Gate

NOR gate Gambar : 10.18b menggunakan Q2 dan Q3 sebagai switch-switch paralel
dengan Q1 kembali berfungsi sebagai tahanan beban. Apabila salah satu input A atau B
berada pada -16 V, maka MOSFET yang bersesuaian akan ON, mengakibatkan output
menjadi “rendah”.

-16 V

Q1

X = A.B
A B X
A X = A.B RENDAH (= 0 V) RENDAH TINGGI
Q2 TINGGI (-16 V) RENDAH TINGGI
A B RENDAH TINGGI TINGGI
TINGGI TINGGI RENDAH

Q3
B
(a)

-16 V

A X = A+B
B
Q1

X = A+B
A B X
RENDAH RENDAH TINGGI
Q2 Q3 RENDAH TINGGI RENDAH
A B TINGGI RENDAH RENDAH
TINGGI TINGGI RENDAH

(b)

Gambar : 10.18 a). P-MOS NAND-gate; b) P-MOS NOR-gate.

336
BUKU AJAR PSTE 2011

Apabila kedua input berada pada 0V, Q2 dan Q3 keduanya akan OFF, sehingga output
menjadi “tinggi”. Jelaslah ini merupakan operasi NOR dengan output X  A  B . P-MOS
OR-gate dan AND-gate dengan mudah dibentuk dengan cara mengkombinasikan NOR
atau NAND dengan inverter.

10.4.4 Karakteristik Logika MOS

Apabila dibandingkan dengan keluarga logika bipolar (TTL atau ECL), keluarga
logika MOS memiliki kecepatan operasi 10 kali lebih lambat, memerlukan daya jauh
lebih sedikit memiliki noise margin yang lebih baik dan fan-out yang lebih tinggi serta
dimensi atau ukuran chip yang jauh lebih kecil. Umumnya P-MOS NAND-gate memiliki
waktu penundaan perambatan 100 ns. Hal ini dikarenakan dua faktor, yakni tahanan output
yang relatif tinggi (100 KΩ) pada keadaan “TINGGI” dan pembebanan kapasitip yang
diberikan oleh input-input rangkaian logika yang sedang didorong. Input-input logika MOS
memiliki tahanan input yang sangat tinggi (>1012 Ohm), memiliki kapasitas gate yang
cukup tinggi (MOS capacitor) umumnya : 2 - 5 pF yang diakibatkan dari kombinasi Rout
yang besar dan Cbeban yang besar menyebabkan naiknya waktu switching.

1. Noise Margin
Umumnya noise margin MOS adalah sekitar 2 V , yang jauh lebih tinggi dari TTL atau
ECL
2. Fan-Out (Beban Unit-Load)
Dikarenakan resistansi input yang sangat tinggi pada setiap input MOSFET, dapat
diharapkan bahwa kemampuan fan-out dari logika MOS pada hakekatnya tak terbatas. Hal
ini dapat dibenarkan karena MOSFET dioperasikan pada level dc atau frekwensi rendah.
Tetapi untuk frekwensi yang lebih tinggi dari 100 KHz, kapasitansi- kapasitansi input gate
menyebabkan kerugian atau memperburuk saat terjadi operasi switching, sebanding
dengan jumlah beban yang didorong. Walaupun begitu, logika MOS dengan mudah dapat
beroperasi pada fan-out sebesar 50 (50 unit-load), yang relatif lebih baik dibandingkan
dengan keluarga TTL (bipolar)

3. Pemakaian Daya

337
BUKU AJAR PSTE 2011

Rangkaian-rangkaian logika MOS memerlukan sejumlah daya yang relatif kecil,

disebabkan besarnya tahanan input yang digunakan. Sebagai contoh kita dapat menghitung
dissipasi daya dari inverter dari Gambar : 9.16 untuk dua keadaan operasi.
1. VIN = 0V , RON(Q1) = 100 KΩ, ROFF(Q2) = 1010 Ω. Oleh karena itu, arus dari supply
(ID) ≈ 1,6 nA, dan PD = 16 V x 1,6 nA = 2,56 nW
2. VIN = -16 V ; R ON(Q1) = 100 KΩ; RON(Q2) = 1 KΩ. Oleh karena itu, arus dari supply
(ID) = 16 V/101 KΩ ≈ 0,16 mA dan PD = 16 V x 0,16 mA ≈ 2,56 mW.
Ini memberikan daya (PD) rata-rata sedikit diatas 1 mW untuk inverter tersebut . Nilai PD
ini mungkin akan lebih rendah lagi untuk keluarga-keluarga MOS, yang menggunakan
MOSFET jenis “Low-threshold MOSFET” yang dapat beroperasi pada tegangan supply
relatif kecil. Pemakaian daya yang rendah dari logika MOS ini akan sesuai untuk
pemakaian gate-gate dalam katagori unit LSI.

4. Kompleksitas Proses
Logika MOS adalah keluarga logika yang paling sederhana pembuatannya, karena hanya
menggunakan satu elemen dasar, yaitu transistor P-MOS (atau N-MOS).
Logika MOS tidak memerlukan elemen-elemen lain seperti tahanan, dioda dan sebagainya.
Selain dari pada karakteristik ini masih ditambah dengan pemakaian daya PD-nya yang
relatif rendah, sehingga MOS ideal banyak digunakan pada unit-unit LSI (seperti :
memory-memory yang besar, chip kalkulator, mikrokontroller dsb) dibandingkan dengan
logika TTL. Oleh karena itu, maka logika MOS telah memberikan kontribusinya paling
besar dalam perkembangan bidang digital. Kecepatan operasi dan level-level tegangan dari
P-MOS dan N-MOS mengakibatkan tidak dapat dipasang bersama-sama dengan TTL,
sehingga sangat sedikit yang dapat dikerjakan dengan keduanya dalam pemakaian-
pemakaian pada unit-unit SSI dan MSI. Pada kenyataannya hanya ada rangkaian-rangkaian
logika MOS yang sangat sedikit dalam katagori SSI dan MSI (misal : gate-gate, Flip-flop,
counter dsb). Tetapi pada kenyataannya CMOS lebih cepat memasuki katagori MSI yang
dulunya didominasi oleh TTL.

10.5 Logika Complementary MOS (CMOS)

Keluarga logika complemetary MOS (CMOS) menggunakan dua-duanya P- dan N-
channel MOSFET dalam rangkaian yang sama untuk memperoleh beberapa kelebihan

338
BUKU AJAR PSTE 2011

diatas keluarga P-MOS atau N-MOS, yakni kecepatan operasi dan pemakaian daya yang
relatif kecil dibanding dengan MOS. Bagaimanapun juga logika CMOS telah mengalami
suatu perkembangan dalam skala MSI dan secara langsung akan bersaing dengan TTL.
Proses pembuatan CMOS lebih sederhana dari pada TTL dan memiliki kepadatan
komponen yang lebih besar, oleh karena itu dalam suatu luas tertentu CMOS hanya
menggunakan sebagian daya dibanding dengan yang dibutuhkan oleh seri TTL daya rendah
(74Lxx) sekalipun, sehingga sangat sesuai sekali untuk pemakaian-pemakaian yang
menggunakan catu daya battery.
Diagram rangkaian CMOS inverter dasar ditunjukan dalam Gambar : 10.19. Diagram
dalam gambar tersebut simbol-simbol standart MOSFET telah diganti dengan blok- blok
yang bertanda P dan N masing-masing menyatakan P-MOSFET dan N-MOSFET Hal ini
dilakukan hanya untuk memudahkan dalam analisis rangkaian. CMOS inverter memiliki
dua MOSFET dalam hubungan seri sedemikian rupa sehingga source dari P-channel
dihubungkan ke +VDD (tegangan positip) dan source dari N-channel dihubungkan ke tanah
(ground). Gate-gate dari kedua komponen tersebut dihubungkan menjadi satu sebagai
input bersama. Dan drain-drain dari kedua komponen dihubungkan menjadi satu sebagai
output bersama.

+VDD

A A
S

G
P Q1

D VIN Q1 Q2 VOUT
VOUT +VDD OFF ON
+ (logika “1”) ROFF = 1010 RON = 1 k
0 Volt
D
Ohm
VIN G 0V OFF OFF
N Q2 (logika “0”) RON = 1 K ROFF = 1010 +VDD
Ohm
-
S
(a) (b) VOUT = VIN

Gambar : 10.19 CMOS Inverter Dasar

Level-level logika CMOS pada dasarnya adalah +VDD untuk logika “1” dan 0 Volt
(ground) untuk logika “0” . Untuk menganalisis rangkaian, pertama diumpamakan V IN =
+VDD. Pada kondisi ini gate Q1 (P-channel) berada pada 0 Volt relatif terhadap source Q1.

339
BUKU AJAR PSTE 2011

Jadi Q1 akan berada pada kondisi OFF dengan ROFF ≈ 1010 Ohm. Gate Q2 (N-channel)
akan berada pada +VDD relatif terhadap source. Jadi Q2 akan ON dengan
RON ≈ 1 KΏ. Pembagi tegangan antara ROFF Q1 dan RON Q2 akan menghasilkan VOUT ≈ 0
Volt. Selanjutnya diumpamakan untuk VIN ≈ 0 Volt . Karena itu gate Q1 berada pada
tegangan negati relatif terhadap sourcenya, sementara Q2 memiliki VGS = 0 Volt. Jadi Q1
akan ON dengan RON = 1 KΏ dan Q2 = OFF dengan ROFF = 1010 Ohm, dan akan
menghasilkan VOUT kurang lebih sama dengan + VDD. Kedua keadaan operasi ini
diikhtisarkan pada tabel Gambar : 10.19b, yang menunjukan bahwa rangkaian tersebut
bekerja sebagai logika inverter.

10.5.1 CMOS NAND-Gate

Setiap fungsi logika dapat dibangun dengan memodifikasi inverter dasar. Gambar :
10.20 menunjukan sebuah NAND-gate yang dibentuk dengan menambahkan sebuah P-
channel MOSFET paralel dan sebuah N-channel MOSFET serial pada inverter dasar.
Untuk menganalisis rangkaian ini akan lebih mudah apabila telah dipahami bahwa sebuah
input 0 Volt akan meng-ON-kan P-channel MOSFET yang bersesuaian dan meng-OFF-
kan N-channel yang bersesuaian pula, dan terjadi sebaliknya untuk pemberian sebuah
input + VDD. Jadi akan dihasilkan output “rendah” apabila input A dan B keduanya
“tinggi” (+ VDD) yang akan membuat ON kedua N-MOSFET. Untuk setiap kombinasi
logika yang lain, paling tidak satu P-MOSFET akan ON dan satu N-MOSFET akan OFF,
dan akan menghasilkan output “tinggi”.

340
BUKU AJAR PSTE 2011

+VDD

S S
G G
A P P
D D
A
A.B
X = A.B B
D
G
N
A B X
S
RENDAH RENDAH TINGGI
D RENDAH TINGGI TINGGI
TINGGI RENDAH TINGGI
G TINGGI TINGGI RENDAH
B N
S
(b)

(a)

Gambar : 10.20 CMOS NAND-Gate

10.5.2 CMOS NOR-Gate

Sebuah logika CMOS NOR-gate dapat dibentuk dengan menambahkan sebuah P-
MOSFET seri dan sebuah N-MOSFET paralel pada inverter dasar seperti ditunjukkan
dalam Gambar : 10.21. Untuk menganalisis rangkaian ini diasumsikan bahwa sinyal
“rendah” pada sembarang input akan meng-ON-kan P-MOSFET yang bersesuaian dan
meng-OFF-kan N-MOSFET yang bersesuaian.
Dan sebaliknya untuk input “tinggi”, apakah sesuai rangkaian tersebut bekerja sebagai
logika NOR-gate ?
Selanjutnya untuk CMOS AND dan OR-Gate dapat dibentuk dengan mengkombinasikan
NAND dan NOR dengan inverter.

341
BUKU AJAR PSTE 2011

+VDD

S
G
A P
D

S A
G A+B
B P B
D X = A+B

A B X
D D
RENDAH RENDAH TINGGI
G G RENDAH TINGGI
N N RENDAH
TINGGI RENDAH RENDAH
TINGGI TINGGI RENDAH
S S

(b)
(a)

Gambar : 10.21 CMOS NOR-Gate

10.5.3 Karakteristik CMOS Seri 4000A

Seri 4000A adalah jenis IC CMOS digital yang paling banyak digunakan. Seri ini
telah dikembangkan dan hampir melengkapi fungsi-fungsi logika seperti halnya pada TTL
seri 7400. Beberapa karakteristik penting dari keluarga logika ini akan dibahas.
1. Dissipasi Daya
Dissipasi daya dc dari rangkaian logika CMOS sangat rendah. Alasan ini dapat dilihat
kembali pada penjelasan Gambar : 10.19 dan 10.21. CMOS memmiliki tahanan input
sangat tinggi antara +VDD terhadap ground, yaitu untuk setiap keadaan input selalu ada
sebuah MOSFET yang OFF pada jalan arusnya. Kenyataan ini menghasilkan dissipasi
daya dc CMOS sebesar 12 nW per-gate dengan menggunakan VDD = 10 Volt. Hal ini
merupakan suatu perbaikan yang berarti bila dibandingkan dengan logika P-MOS dan N-
MOS.
2. Level-level Tegangan CMOS
Level logika CMOS adalah 0 Volt untuk logika “0” dan +VDD untuk logika “1”. Pada seri
4000A catu daya +VDD dapat berkisar antara +3 Volt hingga +15 Volt, yang berarti
bahwa regulasi dari catu daya untuk CMOS bukan merupakan masalah yang serius.
Apabila CMOS akan digunakan bersama-sama dengan seri TTL, tegangan supply VDD
dapat dibuat = +5Volt , sehingga level-level tegangan dari kedua keluarga tersebut akan
sama. Pemilihan tegangan supply sering ditentukan oleh pertimbangan lain, yang mana
akan dibahas secara singkat.
342
BUKU AJAR PSTE 2011

Level-level input CMOS yang diperlukan tergantung kepada VDD sebagai berikut :
VIL = 30 % x VDD
VIH = 70 % x VDD
Misalnya dengan VDD = +5 Volt, harga dari VIL adalah 1,5 Volt, yang merupakan tegangan
input tertinggi yang diterima sebagai logika input “rendah” (“0”), dan VIH = 3,5 Volt, yang
merupakan tegangan terkecil yang diterima sebagai logika input “tinggi”.

3. Kecepatan Switching
Sebagaimana halnya pada P-MOS dan N-MOS, jenis CMOS juga terhubung dengan beban
kapasitansi-kapasitansi yang relatif besar, yang diakibatkan oleh input-input CMOS yang
didorong. Setiap input CMOS umumnya merupakan beban sebesar 5 pF. Rangkaian CMOS
bagaimanapun juga memiliki kecepatan switching yang relatif cepat dari pada jenis MOS,
karena memiliki tahanan output yang lebih rendah pada saat keadaan logika “tinggi”.
Perlu diingat bahwa setiap kapasitansi beban pada P-MOS diisi selama keadaan logika
“tinggi” melalui beban MOSFET, yang nilainya sekitar 100 KΏ. Namun pada rangkaian-
rangkaian CMOS tahanan output pada keadaan “tinggi” umumnya 1 KΏ (RON dari sebuah
P-MOSFET), sehingga kapasitas beban akan diisi lebih cepat. CMOS NAND gate
umumnya memiliki tPD sekitar 30 ns apabila digunakan pada supply VDD sebesar +10 Volt.
Kecepatan switching CMOS seri 4000A akan berubah-ubah tergantung kepada tegangan
supply-nya. Untuk VDD yang relatif besar menghasilkan harga RON yang lebih rendah,
sehingga kecepatan switching akan semakin cepat, dikarenakan pengisian kapasitansi
beban yang relatif cepat. Ini berarti bahwa untuk pemakaian-pemakaian frekwensi yang
lebih tinggi, disarankan untuk menggunakan harga VDD yang lebih besar ( untuk seri
4000A sampai +15 Volt). Dengan sendirinya, apabila menggunakan VDD yang lebih besar,
dissipasi daya akan naik, walaupun demikian dissipasi daya untuk CMOS ini masih sangat
rendah bila dibandingkan dengan keluarga logika lain.

4. Pengaruh Frekwensi Pada Daya (PD)

Apabila rangkaian-rangkaian logika CMOS berada pada kondisi stabil untuk jangka waktu
yang relatif lama atau switching pada frekwensi yang sangat rendah, maka dissipasi daya
juga akan sangat rendah. Tetapi apabila frekwensi switching dari rangkaian-rangkaian
CMOS naik, dissipasi daya rata-rata juga akan naik yang sebanding. Hal ini disebabkan

343
BUKU AJAR PSTE 2011

untuk setiap perubahan output CMOS ke kondisi “tinggi”, akan ada arus pengisian yang
diberikan pada setiap kapasitansi beban. Pulsa-pulsa arus sesaat ini bersumber dari supply
VDD. Jelaslah apabila frekwensi naik, arus rata-rata juga akan mengalami kenaikan, oleh
karena itu akan berpengaruh pada kenaikan PD rata-rata yang diambil dari supply VDD.
Misalnya sebuah CMOS NAND-Gate degan dissipasi daya dc = 12 nW, akan memiliki
dissipasi daya rata-rata : 0,1 mW pada frekwensi 100 KHz. Hal ini akan naik menjadi 1
mW pada frekwensi 1 MHz. Jadi pada pemakaian frekwensi-frekwensi tinggi CMOS akan
kehilangan kelebihan-kelebihannya.

5. Fan-Out (Beban Unit-Load)

Dikarenakan tahanan input dc yang relatif tinggi dari CMOS, tampaknya tidak ada batas
bagi input-input CMOS yang dapat didorong oleh output CMOS. Tetapi bagaimanapun
juga nilai kapasitansi input dari CMOS menjadi faktor pembatas apabila kapasitansi beban
total menjadi cukup tinggi untuk membatasi kecepatan switching rangkaian. Jadi Fan-out
dari CMOS hanya dibatasi oleh kapasitansi dari input-inputnya sendiri. Sebagai gambaran,
sebuah gate CMOS memiliki tpd = 30 ns. Harga tpd tersebut akan naik sekitar 3 ns untuk
setiap input CMOS yang didorong oleh output CMOS pertama.
Jadi apabila pada sebuah pemakaian tertentu mengijinkan penundaan perambatan sebesar
180 ns, maka akan memungkinkan penggunaan Fan-out sebesar 50 (=50 unit-load).
Disebabkan tahanan outputnya yang lebih rendah, output-output CMOS memiliki Fan-out
relatif lebih besar dibandingkan dengan jenis P-MOS atau N-MOS untuk nilai tpd yang
sama.

6. Noise Margin
CMOS seri 4000A memiliki noise margin yang sama untuk kedua keadaan “tinggi” dan
“rendah”. Harga-harga dari VNL dan VNH dijamin 30 % dari harga tegangan supply VDD.
Jadi untuk VDD = 10 Volt noise margin yang dijamin adalah ≈ 3 Volt untuk kedua keadaan
tersebut. VDD sebesar 5 Volt menjamin noise margin sebesar 1,5 Volt. Dalam praktek,
noise margin akan lebih besar dari 30 % VDD (lebih mendekati 45 % VDD), tetapi 30 %
adalah harga yang dijamin oleh pabrik untuk kasus-kasus terburuk.

344
BUKU AJAR PSTE 2011

7. Input-input Yang Tak Terpakai

Semua input-input CMOS harus dihubungkan pada suatu level tegangan, yakni ke tanah
(grounded) atau +VDD. Input-input CMOS yang tak terpakai tidak boleh dibiarkan
mengambang (tak tersambung), karena input-input ini akan mudah terinterferensi oleh
noise yang dapat membias kedua P- dan N-channel MOSFET pada keadaan menghantar,
yang akan menghasilkan dissipasi daya berlebihan. Input-input gate yang tak terpakai
dapat langsung dihubungkan ke tanah atau +VDD, mana yang lebih sesuai untuk fungsi
logika tertentu (lihat Gambar : 10.7 dan 10.8 untuk TTL). Input-input yang tak terpakai
dapat juga dihubungkan ke salah satu input yang terpakai asalkan fan-out dari sumber
sinyal tidak dilampaoi.

8. Menghubungkan CMOS Dengan TTL

Beberapa sistem rangkaian digital terdiri lebih dari satu keluarga logika, yang tidak lain
adalah untuk memanfaatkan kelebihan dari beberapa karakteristik masing-masing
keluarga. Sebagai contoh, logika CMOS dapat digunakan pada bagian-bagian sistem
dimana tidak dibutuhkan kecepatan operasi tinggi, sehingga akan mengurangi pemakaian
daya. Sedangkan TTL digunakan pada bagian-bagian sistem yang membutuhkan operasi
kecepatan tinggi. Dengan demikian perlu untuk mempelajari hubungan atau pertemuan
antarmuka (interfacing) antara logika CMOS dengan TTL, untuk memperoleh operasi yang
reliabel pada saat CMOS mendorong TTL atau sebaliknya. Pada pembahasan berikut ini
dimisalkan bahwa VDD untuk rangkaian CMOS adalah +5V, agar dapat dihubungkan
dengan rangkaian TTL.

10.6 CMOS Mendorong TTL (Interfacing)

Gambar : 10.22 menunjukan sebuah gate CMOS yang bekerja mendorong sebuah
gate TTL., Apabila output CMOS pada keadaan “tinggi”, tidak terjadi masalah karena VOH
≈VDD = +5 V, yang merupakan suatu input “tinggi”, yang dapat diterima oleh gate TTL.
Arus input TTL pada keadaan “tinggi”, (IIH) maksimum adalah sebesar 40 µA , dengan
mudah disupply oleh output CMOS melalui RON dari komponen P-channel. Apabila output
CMOS “rendah”, akan timbul suatu masalah, pada IIL dari TTL. Arus biasnya 1,6 mA
harus mengalir kembali melalui output CMOS. Dengan kata lain output CMOS harus
menyerap arus sebesar 1,6 mA ke tanah melalui RON dari komponen N-channel. Nilai RON

345
BUKU AJAR PSTE 2011

akan berubah-ubah untuk rangkaian-rangkaian CMOS yang berbeda besarnya sekitar 100
Ohm hingga 5 Kohm. Dalam beberapa kasus, arus IIL = 1,6 mA mengalir melalui tahanan
output CMOS ini akan menghasilkan suatu tegangan pada output CMOS yang terlalu
tinggi untuk memenuhi persyaratan VIL dari gate TTL.
Perlu diingat bahwa VIL untuk TTL adalah = 0,8 V, tetapi perlu diperhatikan juga bahwa
untuk membatasi tegangan maksimum input “rendah” adalah = 0,4 V yakni untuk
membatasi noise margin TTL = 0,4 V.

+ 5V

+VDD +VCC

+
IIL VOL
-

CMOS TTL

Gambar : 10.22 Output CMOS Mendorong Input TTL harus menyerap Arus IIL
Tanpa Mengakibatkan VOL Melebihi 0,4 Volt.

Jadi untuk menyerap arus 1,6 mA, tegangan output CMOS harus tetap dijaga pada harga
0,4 V atau lebih rendah, Sebagian output CMOS dapat memenuhi persyaratan ini,
sedangkan yang lain tidak. Kenyataannya, rangkaian-rangkaian CMOS tertentu telah
dirancang untuk menyerap arus sampai 6,0 mA, yang memungkinkan untuk dapat
mendorong tiga atau empat beban TTL. Rangkaian-rangkaian CMOS khusus ini disebut “
buffer” dan dapat dipasang antara output CMOS biasa dengan beberapa beban TTL.
Pada kasus lain, output-output CMOS dengan mudah dapat mendorong rangkaian-
rangkaian TTL dalam seri 74L00, karena rangkaian-rangkaian ini memiliki arus input
keadaan “RENDAH” jauh lebih rendah ( IIL = 0,18 mA). Sebuah gate CMOS dapat
mendorong sebuah gate TTL seri 74L00, dan pada gilirannya akan dapat mendorong
sebuak rangkaian TTL seri 7400 standart karena untuk seri 74L00 arus IOL = 2 mA.

346
BUKU AJAR PSTE 2011

Contoh : 10.7
Perhatikan data sheet untuk SCL4001A quad NOR gate. Tentukan berapa banyaknya beban
7400 standart yang dapat didorong oleh setiap NOR gate pada temperature 25 °C. Dan
tentukan juga berapa banyak beban 74L00 yang dapat didorong pada temperature 25 °C ?

Penyelesaian :
Lihatlah “static electrical characteristics” pada baris “output drive current N-channel”,
dimana nilai arusnya sama dengan arus yang diserap pada keadaan “RENDAH”. Dimana
untuk VDD = 5V dan Vo = 0,4 V pada temperatur 25 °C tertulis bahwa arus nominalnya
sebesar 1,5 mA, kondisi ini akan dengan mudah dapat mendorong satu input TTL 7400
1,5 mA
standart. Gate ini juga dapat mendorong beban sebesar :  8 beban 74L00.
0,18 mA
Kesimpulannya, apabila rangkaian CMOS mendorong TTL, maka perlu untuk memasang
sebuah buffer antara keduanya atau menggunakan suatu rangkaian 74L00 antara keduanya
untuk menjamin operasi yang baik pada keadaan “rendah”.

10.7 TTL Mendorong CMOS (Interfacing)

Apabila output gate dari rangkaian TTL digunakan mendorong input gate CMOS,
maka tidak terjadi masalah untuk keadaan “rendah” karena untuk TTL VOL(maks) = 0,4 Volt
dan untuk keadaan “rendah” input CMOS akan dapat menerima harga berapa saja hingga
1,5 Volt. Tetapi pada keadaan “tinggi” akan timbul suatu masalah, karena tegangan
output tanpa beban TTL tidak sama dengan +5 Volt, tetapi sekitar 3,6 Volt (karena drop
tegangan pada ujung-ujung Q3 dan D1 pada rangkaian output TTL). Tegangan 3,6 Volt ini
sebenarnya cukup besar untuk input CMOS, dimana hanya memerlukan 3,5 Volt atau lebih
untuk suatu keadaan “tinggi”, tetapi pada dasarnya tegangahn ini telah memotong noise
margin menjadi 0,1 Volt, yang mana tidak dikehendaki. Oleh karena itu disarankan untuk
menggunakan tahanan pull-up eksternal (R pull-up) seperti ditunjukkan pada Gambar :
10.23. Pengaruh dari R pull-up adalah untuk menaikkan VOH dari rangkaian TTL menjadi
kurang lebih +5 V . Harga Rp ini dipilih dengan cara yang sama seperti tahanan eksternal
Rc untuk rangkaian TTL kolektor terbuka.

347
BUKU AJAR PSTE 2011

+ 5V

Rpull-up

TTL CMOS

Gambar : 10.23 TTL Mendorong CMOS Menggunakan Rpull-up

Perbandingan Antara Keluarga–keluarga IC Logika

Tabel : 10.1 menunjukkan perbandingan dari karakteristik-karakteristik utama keluarga
logika yang telah dijelaskan sebelumnya. Angka-angka yang digunakan dalam tabel ini
adalah harga umum atau rata-rata untuk gate logika dasar dari setiap keluarga, dan
hendaknya tidak digunakan sebagai petunjuk pasti dari kelebihan-kelebihan relatif tiap
keluarga tersebut.

Tabel : 10.1 Perbandingan Karakteristik Keluarga IC Logika

Parameter TTL MOS CMOS
Tegangan Vcc = + 5V VDD = +12 V VDD = 3 ÷ 15 V
Catu Daya
Level-level logika “0”  0 Volt “0”  0 Volt “0”  0 Volt
Nominal “1”  5 Volt “1”  + VDD “1”  + VDD
Daya rata-rata Seri 7400  10 mW 4 nW dengan
(PD) Seri 74L00  1 mW 1 mW VDD = 5 Volt
Seri 74S00  23 mW
Waktu tunda Seri 7400  9 ns
rata-rata (tpd) Seri 74L00  33ns 100 ns 30 ns
Seri 74S00  3 ns
Fan-out Totempole 10
Open collector 20 50 UL 50 – 100 UL
Noise Margin kasus 30% x VDD
terburuk 400 mV 2V (1,5 V untuk
VDD = 5 Volt)
Kepadatan komponen Rendah Tertinggi paling Tinggi tetapi
/mm2 sesuai untuk tidak setinggi
LSI MOS

348
BUKU AJAR PSTE 2011

PERTANYAAN DAN SOAL :

10.1 Dua buah rangkaian yang berbeda memiliki karakteristik seperti Tabel : 9.2 berikut
ini :
Parameter Rangkaian A Rangkaian B
V supply 6V 5V
VIH 1,6 V 1,8 V
VIL 0,9 V 0,7 V
VOH 2,2 V 2,5 V
VOL 0,4 V 0,3 V
TPLH 10 ns 18 ns
TPHL 8 ns 14 ns
PD 16 mV 10 m V

(a) Rangkaian manakah yang memiliki kekebalan noise dc keadaan “RENDAH” terbaik
dan keadaan “TINGGI” terbaik ?
(b) Rangkaian manakah yang dapat bekerja pada frekwensi yang lebih tinggi ?
(c) Rangkaian manakah yang mengambil arus supply terbanyak ?
(d) Rangkaian manakah yang lebih mungkin memiliki noise ac margin yang lebih baik
? jelaskan !
10.2 Jelaskanlah rangkaian logika penyerap arus (current-sinking) dan sumber arus
(current-sourcing) ?
10.3 Pada TTL NAND gate dasar Gambar : 10.18 fungsi dari D1 adalah untuk menjamin
agar Q3 tidak akan ON pada saat input-input A dan B keduanya “TINGGI”.
Misalkan bahwa Q2 jenuh untuk kondisi ini dan tentukan tegangan perkiraan pada
basis Q3. Kemudian tunjukkanlah bahwa jumlah tegangan ini tidak cukup untuk
membias Q3 ?
10.4 Pada keadaan manakah output TTL bekerja sebagai sebuah penyerap arus ?
10.5 Berikanlah contoh dua kelebihan dan satu kelemahan dari susunan output totem-pole
?
10.6 Di bawah keadaan normal berapakah tegangan keadaan “RENDAH” terbesar yang
seharusnya muncul pada output setiap rangkaian logika seri 7400 ?

349
BUKU AJAR PSTE 2011

10.7 Perhatikan data sheet untuk TTL seri 7400 quad NAND-gate, Tentukanlah dissipasi
daya maksimum dari sebuah NAND gate tunggal pada saat semua input-inputnya
“RENDAH” ?
10.8 (a) Seri TTL manakah (7400, 74L00, 74H00 dan 74S00) yang memiliki dissipasi
daya terendah ?
(b) Seri TTL manakah yang memiliki penundaan perambatan terpanjang ?
(c) Seri TTL manakah yang dapat bekerja pada frekwensi tertinggi ?
(d) Seri TTL manakah yang menggunakan operasi tak jenuh ?
10.9 Perhatikan data sheet pada Appendix II. Tentukan dan bandingkan P D dan tpd rata-
rata untuk IC-IC 7404, 74H04, dan 74S04 ?
10.10 Rangkaian logika tertentu memiliki Fan-out = 20. Berapakah arus terbesar yang
dapat diberikan ke rangkaian logika lain pada keadaan “TINGGI” ? Dan berapa
besar arus yang dapat diserap pada keadaan “RENDAH” ?
10.11 Perhatika data sheet untuk 7473 dual J/K FF.
(a) Tentukanlah faktor pembebanan input pada input-input J dan K ?
(b) Tentukanlah faktor pembebanan input pada clock input dan clear input ?
(c) Berapa banyakkah 7473 FF lain yang dapat didorong oleh output sebuah
7473 pada clock inputnya ?
10.12 Gambar : 10.24a menunjukkan sebuah 7473 J/K-FF yang outputnya digunakan
untuk mendorong sejumlah 14 UL. Karena hal ini melampaui fan-out dari 7473
(=10 UL), maka dibutuhkan suatu tipe buffer. Gambar : 10.24b menunjukkan satu
kemungkinan penggunaan salah satu NAND-agate dari 7437 quad NAND buffer,
yang memiliki fan-out jauh lebih besar dari 7473. Perhatikanlah bahwa digunakan
Q dari 7473 karena NAND gate tersebut bekerja sebagai sebuah inverter. Lihatlah
data sheet untuk IC7437 dan tentukanlah :
(a) Fan-outnya ?
(b) Penyerapan arus maksimumnya pada keadaan “RENDAH” ?

350
BUKU AJAR PSTE 2011

½ 7473 ½ 7473
J Q J Q

CLK CLK

K Q 14 UL K Q

¼ 7437
(a) (b) Bufer
14 UL

Gambar : 10.24 Pembebanan IC TTL

10.13 Cobalah menemukan cara lain dalam memecahkan persoalan pembebanan

Gambar : 10.24 tanpa menggunakan IC 7437 quad NAND buffer tetapi
menggunakan IC 7400 quad NAND-gate ?
10.14 Perhatikan diagram logika Gambar : 10.25 dimana output 7486 (Ex-Or) sedang
mendorong beberapa input 7420. Tentukanlah apakah fan-out dari 7486 terlampaui
dan jelaskan ?

A H
X
B
¼ 7486 1

J Y
K
2
L
M Z

3
C
R
D
4

F
5 6

SEMUANYA 7420

Gambar : 10.25 Ex-OR Mendorong beberapa Gate tipe 7420

10.15 Pada rangkaian Gambar : 10.25 tentukanlah waktu terpanjang yang dibutuhkan
untuk perubahan pada input A untuk sampai pada output W. Gunakanlah semua
kondisi kasus terburuk dan harga maksimum dari penundaan perambatan gate.
(petunjuk : ingat bahwa gate NAND adalah gate yang menginversi) ?

351
BUKU AJAR PSTE 2011

10.16 Yang manakah dari cara berikut ini merupakan cara yang dapat dipakai untuk
menangani input-input NAND atau AND gate yang tak terpakai ?
(a). Dibiarkan tak tersambung ?
(b) Dihubungkan langsung ke tanah ?
(c) Dihubungkan ke input yang terpakai ?
(d) Dihubungkan langsung ke +Vcc ?
(e) Dihubungkan ke +Vcc melalui tahanan R = 1 Kohm ?
10.17 Gambar : 10.26a menunjukkan sebuah 74121 (one-shot) yang ditrigger dengan
penutupan switch. Berapakah harga maksimum R yang harus digunakan untuk
menjamin agar input B dibias “rendah” pada saat switch tersebut terbuka ?
74121

+5 V A1 Q
A2
OS
B Q
SW

(a)

+4 V

+0 V t

1 mdet 0,4 mdet

(b)

Gambar : 10.26 One-shot

10.18 Dapatkah sinyal dalam Gambar 10.26b secara realibel men-trigger One-shot
74121 pada input A1 ? Jelaskan !
10.19 Sebuah PCB yang berisi beberapa IC TTL yaitu : 4-buah 7473, 6-buah 7400, 2-
buah 7404 dan 2-buah 74121. Berapakah besarnya kapasitansi yang harus
didistribusikan pada board untuk menyaring denyutan dari catu daya akibat dari
transien switching IC TTL ?

352
BUKU AJAR PSTE 2011

10.20 Diberikan masing-masing bentuk gelombang seperti pada Gambar : 10.27.

Tentukan mengapa tidak realibel apabila digunakan untuk mentrigger input clock
dari FF 7473 ? (tp adalah aktif tinggi)
100 nsec 25 nsec

1,6 V 4V 4V
0V 0V
0V

1 msec 10 nsec 10 nsec

(a) (b) (c)

Gambar : 10.27 Bentuk Gelombang Trigger

10.21 Sebuah IC One-shot 74121 ditrigger oleh pulsa 1 MHz. Apabila OS tersebut
menggunakan RT = 10 Kohm dan CT = 70 pF, tentukan harga pendekatan dari arus
rata-rata yang disupply ke OS oleh sumber Vcc. Gunakan harga ICC nominal
(typical ICC)
10.22 Apa alasan saudara IC TTL 7400 quad NAND gate biasa tidak dapat dihubungkan
wired AND ?
10.23 IC TTL 7409 quad AND 2-input adalah jenis output open collector (kolektor
terbuka). Tunjukkanlah bagaimana 7409 dapat digunakan untuk melaksanakan
operasi X = A.B.C.D.E.F.G.H.I.J.K.M ?
10.24 Tentukan ekspresi untuk output X dari logika Gambar : 9. 28 ?
10.25 Rangkaian logika Gambar : 10.28 dilaksanakan dengan menggunakan satu IC 7401.
Dapatkah fungsi yang sama dilaksanakan dengan menggunakan sebuah IC tunggal
7400 ? (lihat data sheet IC TTL) !
10.26 Tentukan harga untuk Rc pada Gambar : 10.28 apabila output X sedang
mendorong clear input dari 4-buah FF 7473.

353
BUKU AJAR PSTE 2011

+5V

1K
+5V
A
1
B
Rc=?

C
2 4
D OUTPUT
X

E
3
F

Gambar : 10.28 Wired AND Dari 7401 Open Collector

9.28 Gambarkanlah rangkaian dari sebuah N-MOS inverter dengan menggunakan

tegangan supplay 12 Volt. Tentukan tegangan-tegangan output untuk VIH = 0V dan
+12V ?
9.29 Rangkaian Gambar : 10.29 adalah sebuah gate logika N-MOS. Tentukanlah gate
tipe apakah ini ? Misalkan untuk logika “1” adalah = +16V, dan logika “0” adalah
= 0V.
9.30 Dari pernyataan berikut ini manakah yang merupakan kelebihan P-MOS dan N-
MOS terhadap TTL ?
a. Kepadatan pemasangan komponen yang lebih besar.
b. Kecepatan operasi yang lebih besar
c. Fan-out yang lebih besar
d. Lebih sesuai untuk LSI
e. Penyerapan daya PD lebih rendah
f. Output-output komplementer.
g. Kekebalan noise lebih besar.
h. Proses pembuatan lebih sederhan.

354
BUKU AJAR PSTE 2011

+ 16V

D D
G G
N N
S S
D D X
A G G
N N
S S
D
B G
N
S

Gambar : 10.29 Gate Logika N-MOS

10.31 Yang manakah dari keadaan-keadaan operasi berikut ini kemungkinan akan
menghasilkan PD rata-rata terendah untuk sistem logika CMOS ?
a. VDD = 10 v, frekwensi switching maks = 1 MHz.
b. VDD = 5 V, frekwensi maks = 10 KHz
c. VDD = 10 V, frekwensi maks = 10 KHz.
10.32 Gambar : 10.30 menunjukkan sebuah 74121 (one-shot) yang ditrigger dengan
penutupan switch. Berapakah harga minimum R yang harus digunakan untuk
menjamin agar input T dibias “rendah” pada saat switch tersebut terbuka ?
+5V

R
Q

T
I ih os
TTL
SISTEM
R min = (Vcc-Vih) / Iih
Iih = 400 uA (=10UL)
Vih = 2,0 Volt

Gambar : 10.30 Pull-up Resistor

10.33 Hitunglah komponen-komponen terpasang pada rangkaian driver pada Gambar :

10.31 berikut dibawah ini :
a). RB dan RC ?
b). Jenis Transistor (kemampuan daya) ?
c). Spesifikasi Relay yang digunakan ?

355
BUKU AJAR PSTE 2011

+12V
SPECT RELAY
=?

220V/50Hz
D RELAY P=1HP M
1Hp=746joule

AC
Iac
Rc = ?
Ic
Voh =3,4V AC
Ioh = 400uA 220V/50Hz
Rb = ?

Ib

Gambar : 10.31 Beban TTL

10.34 Tentukan nilai-nilai Resistor terpasang (R1, R2, R3, R4) pada rangkaian driver
dalam Gambar : 10.32 berikut dibawah ini, Apabila VOH dari output port = 3,6 volt
dan inverter jenis open-collector (7405) ?

OUTPUT
PORT
D1 R1= ?
Do0 +5V
G1
Do1
Do2 R2= ?
Do3 D2 +12V/DC
RELAY
Do4 G1

+12V/DC
Do5
Do6
BEBAN
Do7
R3= ?
R4= ? Q1

OPTO
Q2
DARLINGTON
D3

HARIYADI

Gambar : 10.32 Beban Interface TTL

10.35 Seperti pertanyaan no. 10.33 untuk rangkaian berikut (Gambar : 10.33), bila
356
BUKU AJAR PSTE 2011

Vih = 2,0V (min) dan Vil (maks) = 0,8V ?

+5V

R1= ? R2= ?
INPUT
PORT

Di0 S1
Di1
Di2 S2
Di3
Di4 R3= ? +5V
Di5
Di6 R4= ? +5V
Di7
Hariyadi
R6= ?
+5V Q1

R5= ?

D2 Q2

INPUT OPTO INPUT

Gambar : 10 33 Beban Interface TTL

357