Laporan Praktikum Sistem Digital

Modul II – Gerbang Logika Dasar

Muhammad Nauval Firdaus/20524045
Asisten: Muhammad Panji Nugroho
Tanggal praktikum: 5 April 2022
20524045@students.uii.ac.id
Teknik Elektro – Fakultas Teknologi Industri
Universitas Islam Indonesia

Abstrak—Gerbang logika dasar merupkan dasar suatu

pembentukan rangkaian digital yang memiliki fungsi untuk
mengolah input (masukan) menjadi output (keluaran). Gerbang
logika ini terdiri dari gerbang AND, OR, dan NNOT. Di dalam
logika not juga terbentuk logika lainnya seperti NAND dan NOR
serta terdapat juga logika exclusive seperti EX-OR dan EX-NOR.
Telah dilakukan praktikum sistem digital unit 2 mengenai
gerbang logika dasar. Pada praktikum terdapat 4 percobaan dan
simulasi yang dilakukan mengenai gerbang-gerbang logika dasar
tersebut. Praktikum ini dilakukan dengan menggunakan software B. Gerbang AND
Quartus II dan hardware FPGA. Pada gerbang logika AND, jika semua input bernilai 1 maka
output akan bernilai 1. Selain dari itu, maka nilainya 0.
Kata kumci—gerbang; logika; quartus II; FPGA

I. PENDAHULUAN
Gerbang logika merupakan rangkaian dengan satu atau
beberapa masukan yang hanya akan menghasilkan satu
keluaran. Gerbang logika ini menggunakan sistem bilangan
biner, yaitu hanya menggunakan angka 1 dan 0. Nilai 1 berarti
logika “ya” sedangkan 0 berarti logika “tidak”. Contoh
penerapan sistem bilangan biner terdapat pada sistem komputer.
Gambar 2. Bentuk AND
Adapun tujuan dilakukannya praktikum mengenai gerbang
logika dasar ini yaitu agar mahasiswa mampu menggunakan Tabel 2. Table kebenaran AND
peralatan praktikum dengan benar dan juga mampu
mensimulasikan rangkaian digital dengan menggunakan
komputer dan perangkat lainnya dengan mengikuti langkah-
langkah secara baik dan benar.
II. TINJAUAN PUSTAKA
A. Gerbang OR
Pada gerbang logika OR, jika salah satu atau semua
inputannya bernilai 1 maka outputnya akan 1. Selain dari itu, C. Rangkaian NOT
maka outputnya 0.
Pada rangkaian NOT, input akan berkebalikan dengan
output.

Gambar 1. Bentuk OR Gambar 3. Rangkaian NOT

Table 1. table kebenaran OR Tabel 3. Table kebenaran NOT

D. NAND Gambar 6. Bentuk EX-OR

Logika NAND merupakan logika yang berkebalikan dengan Tabel 6. Table kebenaran EX-OR
logika AND.

Gambar 4. Bentuk NAND

Tabel 4. Table kebenaran NAND

G. EX-NOR
Logika EX-NOR merupakan logika yang berkebalikan
dengan EX-OR.

E. NOR
Logika NOR merupakan logika yang berkebalikan dengan
logika OR
Gambar 7. Bentuk EX-NOR

Tabel 7. Table kebenaran EX-NO

Gambar 5. Bentuk NOR

Tabel 5. Table kebenaran NOR

III. METODE PRAKTIKUM

Praktikum ini diawali dengan membuka software Quartus II.
Setelah itu, melakukan percobaan 1 mengenai simulasi
fungsional gerbang dasar. Langkah pertama percobaan ini yaitu
membuat coding VHDL dengan code seperti yang tertera pada
F. EX-OR modul. Kemudian melakukan kompilasi pada kode yang telah
EX-OR merupakan logika yang jika salah satu inputnya dibuat serta dilanjut dengan melakukan simulasi fungsional
bernilai 1 maka output bernilai 1. Selain dari itu, maka nilainya mengunakan ModelSIM. Setelah itu, melakukan input pada
0. variable masukan dan mengamati serta mencatat keluaran pada
lembar kerja.
Selanjutnya melakukan percobaan 2 mengenai implementasi
gerbang dasr. Percobaan 2 ini merupakan lanjutan dari
percobaan 1. Langkah awal yang dilakukan yaitu melakukan pin
planner terhdap rancangan dengan ketentuan seperti pada
modul. Setelah itu, melakukan kompilasi untuk memastikan
semuanya benar. Kemudian Langkah berikutnya adalah
mendownload rancangan ke FPGA. Lalu melakukan simulasi
dan mengamati dan mencatat hasil keluaran simulasi.
Setetelah itu, melajutkan dengan melakukan percobaan 3
mengenai gerbang daasr multiinput. Sama seperti percobaan 1
langkah pertama yaitu membuat kode program seperti yang terta
pada modul. Kemudian melakukan kompilasi pada kode yang
telah dibuat serta dilanjut dengan melakukan simulasi
fungsional mengunakan ModelSIM. Setelah itu, melakukan
input pada variable masukan dan mengamati serta mencatat
keluaran pada lembar kerja.
Kemudia masuk ke percobaan terakhir yaitu percobaan 4.
Berbeda pada percobaan-percobaan sebelumnya, percobaan 4
ini mahasiswa ditugaskan untuk memuat kode program sendiri
dengan ketentuan-ketentuan yang ada pada modul. Adpun untuk
Langkah-langkahnya sama seperti percoban 1 dan 3, yaitu
melakukan coding, melakukan kompilasi, simulasi fungsional,
dan mencatat hasil simulasi pada lembar kerja.
IV. HASIL DAN ANALISIS
A. Percobaan 1
Gambar 8. Kode program percobaan 1
Tabel 8. Percobaan 1
Gambar 9. Sinyal keluaran percobaan 1
Analisis:
Kode program pada percobaan 1 tersebut terdapat entitas yang
dinamai “unit2_percb1”. Kemudian pada entitas tersebut
terdapat port yang berisi inputan x dan y serta output F1, F2,
F3, F4, F5, F6, dan F7. Lalu di dalam desain1 terdapat
hubungan antara:
 Input (x and y) dengan Output F1. Maksunya yaitu F1
merupakan keluaran dari operasi logika “and” dari
masukan (x dan y). Artinya jika kedua input bernilai 1
maka outputnya bernilai 0. Selain dari itu, maka outputnya
bernilai 0 semua.
 Input (x or y) dengan Output F2. Maksunya yaitu F2
merupakan keluaran dari operasi logika “or” dari masukan
(x dan y). Artinya jika salah satu dari input bernilai 1 maka
outputnya bernilai 1. Selain dari itu, maka outputnya
bernilai 0 semua.
 Input (not x) dengan Output F3. Maksunya yaitu F3
merupakan keluaran dari operasi logika “not” dari
masukan (x). Artinya jika inputan bernilai 1 maka output
akan bernilai 0. Begitu juga sebaliknya.
 Input (x nand y) dengan Output F4. Maksunya yaitu F4
merupakan keluaran dari operasi logika “nand” dari
masukan (x dan y). logika “nand” berkebalikan dengan
logika “and”. Dengan demikian output dari kombinasi
inputnyapun akan berkebalikan dengan output logika
“and”.
 Input (x nor y) dengan Output F5. Maksunya yaitu F5
merupakan keluaran dari operasi logika “nor” dari
masukan (x dan y). logika “nor” berkebalikan dengan
logika “or”. Dengan demikian output dari kombinasi
inputnyapun akan berkebalikan dengan output logika “or”.
 Input (x xor y) dengan Output F6. Maksunya yaitu F6
merupakan keluaran dari operasi logika “xor” dari
masukan (x dan y). logika “xor” menghasilkan output
bernilai 1 jika salah satu dari input bernilai 1. Selain dari
itu maka nilainya 0.
 Input (x xnor y) dengan Output F7. Maksunya yaitu F7
merupakan keluaran dari operasi logika “xnor” dari
masukan (x dan y). logika “xnor” menghasilkan output
bernilai 1 jika kedua input bernilai sama. Selain dari itu
maka nilainya 0.
B. Percobaan 2
Tabel 9. Percobaan 2
Analsisi:
Percobaan 2 ini merepukan lanjutan dari percobaan 1. Pada
percobaan ini dilakukan pin planner dengan ketentuan inputan
x berasal dari KEY 1 dan inputan Y dari KEY 2. Output F1
dengan LED D1, begeitu juga seterusnya sampai output F7
dengan LED D7.
Untuk kondisi mati atau nyalanya LED dapat dilihat pada tabel
2.

C. Percobaan 3

Gambar 11. Sinyal keluaran percobaan 3

Analisis:
Kode program pada percobaan 3 tersebut terdapat entitas yang
dinamai “per3”. Kemudian pada entitas tersebut terdapat port
yang berisi inputan x0, x1,x2, dan x3 serta output F1, F2, F3,
dan F4. Kemudian terdapat variabel signal S1 dan S2. Lalu di
dalam desain2 terdapat hubungan antara:
 Input (x0 xnor x1) dengan output S1, dimana S1
merupakan input dari F1 sehingga dapat sederhanakan
menjadi : input (x0 xnor x1) menghasilkan output F1.
Gambar 10. Kode program percobaan 3
Adapun untuk hasil keluarannya yaitu akan menghasilkan
nilai 1 jika kedua input bernilai sama. Selain dari tu, maka
Tabel 10. Percobaan 3 nilainya 0.
 Input (S1 xnor x2) dengan output S2, dimana S2
merupakan input dari F2 sehingga dapat sederhanakan
menjadi : input (S1 xnor x2) menghasilkan output F2.
Adapun untuk hasil keluarannya yaitu akan menghasilkan
nilai 1 jika kedua input bernilai sama. Selain dari tu, maka
nilainya 0.
 Input (S2 xnor x3) dengan output F3. S2 disini merupakan
input dari F2 sehingga dapat juga dituliskan menjadi : input
(F2 xnor x3) menghasilkan output F3. Adapun untuk hasil
keluarannya yaitu akan menghasilkan nilai 1 jika kedua
input bernilai sama. Selain dari tu, maka nilainya 0.
 Input (x0 xor x1 xor x2 xor x3) dengan output F4. Adapun
untuk hasil keluarannya yaitu akan menghasilkan nilai 1
 jika pada keempat input semua nilainya sama atau terdapat
dua pasangan nilai yang sama.

D. Percobaan 4

Gambar 13. Sinyal keluaran percobaan 4

Gambar 12. Kode program percobaan 4
Tabel 11. Percobaan 4
Analisis:
Kode program pada percobaan 4 tersebut terdapat entitas yang
dinamai “per4”. Kemudian pada entitas tersebut terdapat port
yang berisi inputan x0, x1,x2, dan x3 serta output y0, y1, dan
y2. Lalu di dalam desain3 terdapat hubungan antara:
 Input (x0 xor x1 xor x2 xor x3) dengan output y0. Adapun
untuk hasil keluarannya yaitu akan menghasilkan nilai 1
jika diantara 4 inputan itu terdapat 3 inputan yang bernilai
sama. Selain dari itu, maka nilainya 0.
 Input (x0 and x1 and x2 and x3) dengan output y1. Adapun
untuk hasil keluarannya yaitu akan menghasilkan nilai 1
jika keempat input nilainya 1. Selain dari itu, maka nilainya
0.
 Input ((x0 xor x1 xor x2 xor x3) or (x0 and x1 and x2 and
x3)) dengan output y2. Output y2 merupakan hasil dari
inputan output y0 dan y1 yang di-or-kan. Maka hasil
keluarannya yaitu akan bernilai 1 jika salah satu atau kedua
inputannya bernilai 1. Selain dari itu, maka nilainya 0.

V. KESIMPULAN
Gerbang logika merupakan sistem pengoprasian bilangan
biner pada sistem komputer. Diantara logika-logika tersebut
terdapat logika-logika yang saling berkebalikan seperti and
dengan nand, or dengan nor, dan exor dengan ex-nor. Seluruh
percobaan pada praktikum ini sudah sesuai dengan printah yang
tertera pada modul ditandai dengan keluaran yang benar.
DAFTAR PUSTAKA
[1] Modul Praktikum Sistem Digital. Teknik Elektro
Universital Islam Indonesia.
[2] E.P. Prasetya, “Gerbang Logika Dasar”, Teknik Elektro
Universitas Islam Indonesia, 2020. [available]:
https://www.researchgate.net/publication/357884331_La
poran_Praktikum_Sistem_Digital_Modul_2_-
_Gerbang_Logika_Dasar.
[3] I. Setiawan, “Gerbang Logika dan Rangkaian Digital”,
Teknik Elektor Universitas Jendral Sudirman, 2013.
Tersedia: https://ee.unsoed.ac.id/~stwn/kul/tke071207/te
kdig-2013-3.pdf.