NEOISTEN

BISTABII, fii-.--,$
DAfrOESEN #

ampai sejauh ini kita hanya mengamati sistem untai

kom_
binasi yang keluarannya ditentukan oleh kombinasi
ma_
sukan. Sistem semacelm ini tidak mempunyai memori.
Sis_
tem berikutnya mempunyai keluaran yang bergantung
pada urutan isyarat masukan dan juga masukan
.t t"l pada suatu
saat. Sistem seperti ini mempunyai kemampuan
untuk mengingat
dan disesuaikan oleh pulsa detak (clock putsel.

MEMORI SATU BIT

Rangkaian dasar dari memori satu bit, atau rafch tersqli
pada Gam-
bar 4.1. Lotch terdiri-dari dua buah gerbang
NOT 1g..b"ng NAND
masukan tunggal) Gl dan G2, keluaran dari suatu g".*b*g
diumpan
batikkan ke masukal pada gerbang yang lain. Kombinisi umpan
balik ini disebut ftip-Jtop.sifat pentini yut g dimiliki
ftp-flop adalah
Jhpflop tersebut hanya mempunyai
: o, dan
dua keadaan tq = f , A
Q = o, Q = l). sebagai contoh, jika keluaran "i.til
dari Gl adalah
Q = l, maka B, masukan ke G2 juga paaa togit<a l. Gerbang G2, yarrg
sebagai pembalik, akan menghasilkan keluarJn q p"al
P.f"t_gtr
logika O. Karena Q dihubungkan ke A, maka masukan
ke Gl juga O,
d_an keluaran_e pada logika 1, yang sesuai dengan keadaan awal.
Maka Q : l, Q = O merupakan salah satu kemungkinan
keadaan
stabil. Dengan cara y.rng szuna dapat dibuktikan
bahwa e = 0,
t juga merupakan keadaan staUit5rang lain. Tetapi,
F- : e dan Q
tidak mungkin mempunyai keadaan yang sama
(keduanya pada lo_
gika I atau logika O).
74 To!l ri k l .' r1rt.r!
Rag[et4lrl
trl1ab1ltqgieggg 7S

Dari keterangan di atas jelaslzrh Tabel4. l

bahwa Jlip-Jlop hanya mempu-
nyai dua keadaan stabil, se- S R Q,,
hingga sering disebut sebagai o o Q" tidak berubah
untai biner atau untai bistabil o t O reset
(bistable circuitl. Selain itu, ka- I 0 I set
renaJtipflop menyimpan satu bit I I tidak terdefinisi
cz i n fo rma s i (Q-Oa tauQ:1),
maka Jlip-Jlop disebut sebagai . Tabel kebenaran dari fiipJlop S-R ters4fi pada Tabel 4.1. Seperti
memori satu-bit atau sel' dikatakan sebelumnya, keluaran dari sistem berikutnya bergantung
Gambar 4.1 Flip-Jlop dasar atqu rl:,"t
" Lebih lanjut, karena informasi pada keadaan masukan sebelumnya dqn juga pada keadaan saat
Iatch
tersebut terkunci di dalamnva. itu. Untuk alasan ini Q, digunakan untuk menyatakan keadaan e se-
maka dalam hal ini fhp-flop bertindak sebagai sebuah lafch. belumnya sedangkan Q,*, menyatakan keadaan saat itu. Kombinasi
S = R: O tidak akan mengubah keluaran (QJ. Kombinasi S = R: I
tidak terdefinisikan, sehingga tidak diperbolehkan. Gerbang G1 dan
FLIP-FLOP S-R
G2 membentukJtip-flop S-R, yang dalam keadaan S : O, E = I akan
Untai dasar pada Gambar 4. 1 tidak mempunyai fasilitas untuk meng- mensr-t fiipflop, dan keadaan S : 1, R = 0 akan meresetnya. Gambar
atur agar keluaran berada pada keadaan tertentu. Untuk mendapat- 4.3. menunjukkan simbol logika untuk bistabil S-R sederhana.
kan fasilitas di atas, dua buah gerbang NAND G3 dan G4 harus
ditambahkan sehingga membentuk set-reset Jliplop (S-R) seperti ter- Untar fiipflopjuga dapat dibentuk menggunakan dua buah ger-
bang NOR seperti tersaji pada Gambar 4.4.
lihat pada Gambar 4.2. Jika ingin menyimpan Q : l, maka untai
diset untuk membuat agar masukan S = I dan R : 0.

Gambar 4.3 Simbol Gembar 4.4 Flip-flop S-R menggunakan

Jrip-flop S-R gerbang NOR

Gambar 4.2 Flip-flop S-R gang menggunakan gerbang NAND

Jika S = 1, keluaran dari G3 adalah O, sehingga Q = I (pada

saat masukan gerbang NAND rendah, keluarannya akalr tinggf),
selanjutnya akan memaksa salah satu masukan G2 berada pada lo-
gika 1. Dengan R = 0, keluaran G4 ada pada logika 1. Gerbang G2
sekarang mempunyai dua masukan yang keduanya pada logika 1,
dan menghasilkan keluaran 8 : 0. Sebaliknya, untuk menyimpan Q
: 0, untai harus di reset dengan R = I dan S = 0 yang akan me- (a) (r))
ny eba b ka n Q : 0 dan Q : t.
Gambar 4.5(a)Flip-flop S-Rterdetak, (b) simbol S-Rterdetak
76 TeloikDiqitd

FLIP-TLOP S-R.TERDTTAK
Pada sistem berikutnya, flip-Jlop seringkali harus dipasang atau di-
pasang kembali secara sinkrqn dengan unit lain dan sesuai dengan
suatu detak. Untuk ini, digunakan untai S-R terdetak atau terpicu
(clocked/triggered) seperti ditunjukkan pada Gambar 4.5. Bila detak
pada logika O, yaitu di antara pulsa-pulsa detak, G3 dan G4 akan dis-
able dengan keluaran yang tinggi tidak bergantung pada aras logika
S dan R. Jika Q bernilai 1, keluaran akan tetap bernilai 1, dan seba-
liknya. Dengan kata lain, keadaan bistabil tidak akan berubah di an-
tara dua pulsa detak; keadaan stabil hanya bisa diubah jika terdapat
pulsa detak. Adanya detak (pulsa detak pada logika L) Jtip-flop S-R
akan berfungsi secara normal seperti ditunjukkan pada Tabel 4.2

Tabel4.2

Detak (fJ ( f"*t)

(ck) S R Q ,* ,
0 xx Q^ Tetap *+ Q , --
Q,-+ O,*r++Qn*z+

1 o0 Q" Tetap
I ol 0 Reset Gambar 4.6 Diagram walctu dari flip-flop terdetak
t 10 1 Set
I 11 tidak terdefinisi FLIP-FLOP TIPE-T
Flipflop tip" T mempunyai satu masukan T (tqgtelya4g akan menye_
Diagram waktu untuk/qlop terdetak yang ters4ii pada Gam-
berubahnya keadaan keluaran pada setiap p,rtr. masukan.
bar 4.6 menunjukkan bagaimana fiip-flop S-R berfungsi sebagai !1bk3r
nip-fl2p tipe T dapat dibuat dengan mengu,mpan bafik
memori satu-bit dengan keluarannya. men€rmpilkan isyarat terakhir e ke R dan
ke S seperti pada Gambar a.7. DJrgan bahwa
yang diterima oleh masukan. Detak akan aktif pada f,, l, t , dan sc- 1"ti,Q
Jtipflopdisetdengan e: t dan Q = O, makaS= -.rrg*g!"p 0 d; R:1, karena
terusnya, dengan fn menunjukkan interval waktu sebelum pulsa
umparl balik tersehut. Dengan masukan T pada o, kedua masukan
detak dan f.*, menunjukkan periode setelah pulsa detak. Pada sa.at
pada G3 adalah O, dan menghasilkan logika I pada keluaran. G4
pulsa detak t, aktif, S = O dan R: 1, sehingga keluaran Q, : O selama
mempunyai sebuah masukan pada logika Q dan yang lain pada rogika
interval waktu l. Pada f, kombinasi S-R berubah menjadi S : I dan
I' dqn menghasilkan logika I pada keluaran. pada saat masukan
R = 0 dan memaksakeluaran Q,*, berubah menjadi logika 1. Pada f", di-
ubah menjadi logika l, hal ini akan mengubah salah satu masukan
S rendah dan R tinggi, mereset flip-flop menjadi Qn*z : O, dan se-
dari I menjadi o, dan akan mengubah-keadaan keluarannya dari
terusnya. Dapat dilihat, bahwa keluaran pada interval waktu tertentu 94
l. G2 sekarang mempunyai sebuah masukan paaa togltca
(Qn*, pada tn*,) akan menampilkan aras logika pada masukan S se- ! lenjadi
o dan memaksa keluaran Q untuk berubah menjadi 1. Kedua ma-
belum interval waktu. Dengan kata lain, data pada S telah ditunda
sukan pada Gl akan berada pada aras tinggi, dan menghasilkan
untuk satu interval waktu. ke_
luaran Q pada O. Proses yang sama akan terjadi pada saat pulsa
be_
rikutnya datang pada masukan. Keluaran akan berubah-ub ah (toggle)
di antara logika I dan O sesuai dengan pulsa masukan. Dengan
de_
mikinn, gre'rrll+rh^n keluaran akan ter.iadi p^da scparuh frekuensi
l rnl r, .rr.pt . rit t r . r lihr r t gr ir r lr(riir r n lr ir r , l. t . l.
dari n' rrrxrr
76 T€I[h frlqitel !gl4_ef hr utal,i!44n 6egsl 79

sukan dari flip-flop, segala perubahan keadaan dari masukan tidak

akan berpengaruh pada keluaran. Sehingga interval waktu f^ di an-
tara pulsa detak tersedia untuk menempatkan data berikutnya pada
jalur D.

(.1 {D}

Gembar 4.7(a) Ftip-flop tipe T, dan (b) simbolnga

Input
purs€ (b)
(a)

Gambar 4.9(a)Ftip-flop tipe D, dan (b)simbolnga

Tabel4.3
o
oulpul
Detak D^ (f,J Q' * t (fn* t)

o x Lutap
Gambar 4.E Diagram walctu untuk flip-ftop tiry T I o o
I I 1
T.LIP.FLOP TIPE D
S-R terdetak dapat dimodifikasi seperti terlihat pada Gambar 4.9
untuk menambahkan tunda satu bit pada sebuah jalur data ma-
sukan, D. Sebuah pembalik ditambahkan pada masukan R sehingga
masukan R merupakan komplemen dari masukan S. Dalam keadaan
n|Jlipflop selalu beradapadakeadaan D = 1 (set) atau D: O (reset).
Padadasarnyauntai adalah sebuah Jhp-flop S-R dengan keadaan
S = R = I yang dihilangkan, kanena keadaan ini tidak akan pernah
terjadi lagi. Demikian juga halnya keadaan S : R = O juga tidak
mungkin terjadi. Tabel 4.3 menunjukkan tabel kebenarannya. Untai
akan berfungsi dengan datangnya sebuah pulsa detak. Keluaran
(Qn*,) selama selang waktu d,*, adalah keadaan logika masukan
{D") selama selang walctu sebelumnya (f). Dengan demikian,
tunda waktu satu bit diperoleh untuk semua data masukan.
fUpJtop tipe D sangat berguna untuk pengi riman data dari satu pi-
ranti ke piranti lain, misalnya dari memori ke register dimana Jtip-flop
tipe D digunakan untuk setiap bit seperti terlihat pada Gambar 4.10.
Bit.bit masukan ditempatkan padajalur D oleh piranti masukan, dan
dengan datangnya pulsa detak, masukan akan ditransfer ke keluaran
Gembar 4.lO Ttansfer data menggunakanJtip-Jlop tipe D
Qo.Q. dan ke piranti kedua. Setelah pulsa detak memicu gerbang ma-
t5() 'lirl.r,i! t-iiaital Reqi:tsr Fllql ,rl,rl 'l'.r.rOttsr"r 6l

FLIP-FLOP J-K Tabel4.4

FlipJlop J-K mirip dengan fltp-Jlop tipe-T dengan dua tambahan ma-
sukan seperti tersaji pada Gambar 4.11. Masukan tambahan ini dise-
Detak (Ck) J K o
but sebagai masukan J dan masukan K untuk membedakannya de- o x x Q^ tetap
ngan S dan R. Konstruksi J-K menyediakan Jlip-Jlop universal yang 1 o o Qn tetap
dapat diprogram. 1 I o I
I o 1 0
Padasaat J = l dan K:0, Jhp-flop beradadalam keadaan set I I 1 toqqle
(Q = t, Q = 0). Kedatangan pulsa detak memaksa detak pada ma-
sukan G3 dan G4 menjadi logika l yang akan menyebabkan keluaran
PRESTT DAN CLEAR
G3 berubah dari 0 ke I dan keluaran Gl (Q) berubah dari I menjadi
0, yang pada gilirannya akan mengubah keluaran G2 (Q') dari O men- Tabel kebenaran dari flip-flop J-K menjelaskan perubahan keluaran
jadi 1. Jika kombinasi masukan berubah menjadi J = O dan K: 1, bila sejumlah kombinasi yang berbeda diterapkan pada masukan.
kedatangan pulqa detak akan mengubah keluaran G4 dari I menjadi Pada kebanyakan aplikasi penting untuk memas€r.ng keluaran pada
0 dan keluaran Q berubah dari 1 menjadi O dan Q dari O menjadi 1. aras logika tertentu.sebelum pulsa masukan diterapkan. Hal ini bisa
dilakukan dengan menambahkan dua masukan ke gerbang latchGl
dan G2 seperti ditunjukkan pada Gambar 4.12. Flip-Jlop dalam ke-
adaan preset (Q : t d"tt Q = O) dengan mengatur masukan preset (Prl
pada logika O dan clear (Crl pada logika 1. Hal ini mengakibatkan ke-
luaran c2 (6) menuju ke logika O dan keluaran Gl (Q) menuju ke
-1"* | logika 1. Sebaliknya, untuk membersihkan (clear) fhp-Ilop (Q : O, Q

-L-"l- : 1) masukart clear dan preset masing-masing diset ke logika O datt,

I. Presetdan clear adalah aktif rendah, yaitu pada saat preset rendah,
keluaran Q akan beradapadalogika 1, dan sebaliknya.
(b) Preset
(P 4
Gianrbar 4.ll (a)Flip-flop J-K, dan (b) simbolnga

Pada saat J = K : O, setiap gerbang NAND G3 dan G4 minimal

mempunyai sebuah masukan pada logika 1. Sehingga, keluarann5za
akan tetap pada logika 1, dan logika pada Q d"t Q akan tetap, tidak
bergantung pada kedatangan pulsa detak.

Keadaan J = K: 1, yang tidak diperbolehkan padaflip-ltop S-R,

diperbolehkan pada fhpJlop J-K. Efek yang akan ditimbulkan adalah
"flip-flop J-K akan bekerja seperti halnya flip-flop tipe-T. Pada saat
pulsa detak pada logika O, G3 dan G4 tidak berfungsi dan tidak akan
ada perubahan pada status keluaran. Pada saat pulsa detak muncul
3:i'
Gambet 4.12 Fhp-ftop J-K dengan preset dan clear
(logika 1), G3 dan G4 berfungsi dan keluarannya ditentukan oleh
masukan umpan balik dari Q dan Q. Karena e diumpankan ke.G4
Data preset d,an clear dipanggil secara langsung atau melalui
dan Q diumpankan ke G.3. dapat dilihat bahwa keluaran e (dan Q)
masukan tak sinkron karena dapat diaplikasikan pada sembarang
axan b'erubah-ubah antara 1 dan 0 pada setiap kedatan- l pulsa
waktu di antara dua pulsa detak dan tidak perlu sinkron dengan de-
detak. Tabel 4.4. menunjukkal tabel kebenaran dari flip-flop J-K.
E2 'l'dklrih l.,tigital Rq+fl4r lliqt'l,rl ,l.rrrGeser 8'1

tak. Tetapi, sekali keadaan Jhp-Jlop terbentuk, kedua masukan lang- AcIiVB
level
sung lpreset dan cbar)harus dtjaga tetap pada logika I sehingga lrp- 1/

Jlop dapat menanggapi pulsa berikutnya. Keadaan ini disebut sebagai

keadaan enable yang memungkinkan flip-flop untuk berfungsi pada
mode sinkron.

RACE-AROUND CONDITION
(a)
Pada fiipJlop J-K yang diy'elaskan di atas sering timbul suatu masalah
yang akan menyebabkan teq'adinya rqce-arround atau osilasi pada se-
tiap pulsa detak. Hal ini terjadi jika lebar pulsa detak adalah besar Garnbar 4"13
dibanding waktu pensaklaran Jlip-Jlop. Dalam keadaan ini keluaran
yang diumpan balikkan pada masukan akan mengubah masukan,
sehingga menyebabkan perubahan pada keluaran, dan seterusnya,
sampai akhir pulsa detak, yang akan mengakibatkan keluarffi.fhp-
l-L
Input
meryadi tidak jelas. pulse
flop Salah satu cara untuk mengatasi hal ini ada-
lah dengan menggunakan pulsa detak yang sempit. Tetapi dengan
teknik pensaklaran untuk IC modern yang berkembang dengan pe-
sat, cara ini mungkin tidak mencukupi lagi. Ada dua teknik lain
untuk menghindari operasi yang tidak stabil, yaitu: pemicuan sisi
(edge triggeingl dan flip-flop tuan-budak (master slaue Jlip-Jlopl.

Pemlcuan Slsl Gambar 4"14

Pada Gambar 4. 13 ditunjukkan pulsa mempunyai tiga ba.gian kompo-
nen, yaitu sisi awal (leading edgel, aras aktif (actiue levetl, dan sisi Pemicuan sisi dapat cliperoleh dengan menggunakan untai'RC
alrJan (trairtng edge). Untuk pulsa ke arah positif, sisi awal adalah po- seperti pada Gamb at 4.14. Cara lain menggunakan dua gerbang se-
sitif, dan sisi akhir adalah negatif. Untuk pulsa ke arah negatif ber- perti ditunjukkan pada Gambar 4:15, dimana tunda propogasi dari
laku sebalikttya. gerbang NAND digunakan untuk menghasilkan pulsa yang sangat
Ada dua cara utama untuk menggunakan pulsa sebagai pulsa sempit. Pada saat masukan pulsa detak berubah dari O ke 1, kedua
detak untuk tujuan pemicuan: masukan pada G2 akan dijaga tetap pada logika I untuk selang
waktu yang sama dengan waktu yang diperlukan bagi pulsa detak
(a) pemicuan ar€rsyang memungkinkan bistabil untuk berubah sta- untuk melakukan propogasi melewati gerbang Gl, yang akan meng-
tusnya untuk menanggapi masukan selama selangwaktu dimana hasilkan durasi pulsa sama dengan tunda propogasi dari G3 (Gambar
pulsa detak drjaga tinggi pada pulsa positif atau rendah untuk 4. 16). cl
pulsa negatif, dan
(b) pemicuan sisi dalam mana bistabil akan berubah statusnya
untuk mena-nggapi adanya transisi pada pulsa detak dari 0 ke 2
(pemicuan sisi positif) atau dari 1 ke O (pemicuan sisi negatif).
Dengan demikian, Jhp-flop hanya mungkin selama selang waktu
terjadinya transisi.
64 lsE ll Piqitat ReqlstalEielul,i! 41t' 6eser 69

Clock
pulse
input

PropaSation-\

Gembar 4.17 Ftip-flop master-slaue

Pu'se
output
tl
I L_ FLIP.FLOP TTL DAN CMOS
nipflop dibuat dengan menggunakan teknologi TTL (dengan seriT4l
Gembar 4.16.
dan CMOS (dengan seri 40OO).Tabel 4.5 menunjukkan beberapa IC
yang paling terkenal.
Master-Sleve Fltp-flop
Tebel4.5
Cara lain untuk menghindari adanya keadaan race'around adalah de-
ngan menggunakan master-slauefhp-Jlop seperti pada Gambar 4.L7. Nomor Isi Frek. max.(MHz)
Deretan dua bistabil S-R dihubungkan satu slama lain dengan ke-
luaran dari bistabil kedua (disebut masterl yang diumpan balikkan ke TTL 7473 DualJ-K 20
masukan dari bistabil pertama (disebut slauel. Pulsa-pulsa detak po- 7474 Dualtipe-D 25
sitif diterapkan pada bistabil master dan akan dibalik oleh Gl se-
belum diumpankan ke bistabil slaue. Pada saat pulsa detak dite- cMos 4013 D.nltipe-D 8
rapkan (Ck = 1) master akan enable dan keluarannya akan berubah. 4027 DUaIJ-K 5
Tetapi, pulsa detak yang masuk ke slaue adalah dE = O, Jhpftop
kedua disdble dan tidak ada perubahan pada keluarannya. Persoalan REGISTER GESER
osilasi bisa dihindari karena tidak ada' perubahan pada status Dalam elektronika digitaf seringkali diperlukan penyimpan data se-
keluaran. Pada akhir pulsa detak Ck= 0 dan eE = l, master disable mentara sebelum data diolah lebih lanjut. Dlemen penyimpan dasar
dan slanrcenable. Bistabil slaue,yan!merupakan fltpJtop S-R, akatl adalah Jhpflop.Settap flipJlap menyimpan sebuah bit data. Sehingga,
merubah keluarannya sesuai dengan status masukan yang se- untuk menyimpan kata p-bit, diperlukan n buah ftp-flop yang di-
belumnya telah diset olehmaster. JikaS = Qn= l dan R = 8*= O, susun sedemikian rupa dalam bentuk register geser. Data biner
maka Q = I dan Q = o, dan sebaliknya. Nilai Q* dan Q* masing-ma- dapat dipindahkan secara seri atau paralel (lihat Gambar 4.18).
sing akan ditransfer ke Q dan Q. Oatam hal ini pertanyaan tentang Dalam rnode seri, bit-bit dipindatrkan secara berurutan satu per satu:
osilasi tidak relevan karena tidak ada umpan balik ke masukan S-R bo, b,, b, dan'seterusnya. Dalam mode paralel, bit-bit dipindahkan
dari bistabil slzue. Untukjelasnya, selama sela4g waktu pulsa detak, secara serempak sesuai dengan cacah jalur paralel (empat jalur
keluaran Q tidak akan berubah tetapi Q^, mengikuti logika J-K; pada untuk empat bit) secara sinkron dengan sebuah pulsa dari sistem de-
akhir pulsa detak, nilai Q* ditransfer ke Q. tak. Ada empat cara dimana register geser dapat digunakan untuk
menyimpan dan memindatrkan data dari satu bogran ke bagan sis-
 1'rrl.rrtFl.rrlital ReqigtqlFi41!,il darr6ecer 67

tem yang lain:

1. masukan seri ke keluaran paralel (SIPO)

2. masukan seri ke keluaran seri (SISO)
3. masukan paralel ke keluaran seri (PISO)
4. masukan paralel ke keluaran paral.el (PIPO)
Clock
Masukan Seri - Keluaran Paralel pulse
Clear
b3 b' (cr)
Pada Gambar 4.19 ditunjukkan br 9o

sebuah register geser 4-bit yang _fl_11_TL Giarnbar 4.19 Masukan seri - lceluaran paralel
terdiri dari empat buah Jtip-flop
S-R (atau J-K) tipe rnaster-slaue. Setelah pulsa detak keempat, MSB.dimasukkan ke FF3, menggeser
Perhatikan bahwa masukan lip= semua bit yang lain dan memberikan keluaran Qo = 1, Qr : 1, Qz :
flopFFQ diubah menjadi Jhp-flop bo= 1 O dan Q.: 1. Dengan demikian masukan telah terpasang dalam reg-
--i-L
tipe-D yang memungkinkan se- ister dengan setiap keluaran tersedia pada setiap jalur yang terpisah
deretan bit masukan biner (bo, b,, br, dan b"). Dengan demikian telah dihasilkan keluaran Pa-
untuk diumpankan ke register. b '=0 ralel.
Dimisalkan ada masukan seri
Masrrlren Serl - Kelueran Scrl
loll dengan bit signifikan -
terbesar (bit paling kiri, ) b" = I Setelah data masukan tersimpan di dalam flip-flop dengan cara se-
dan bit signifikan terkecil (bit perti dirjelaskan di atas, data masukan dapat dihasilkan kembali
paling kanan, LSB) bo = 1. Sebe- dalam bentuk seri. Hal ini dilaksanakan dengan mengambil keluaran
lum masukan diumpankan ke br = 1 pada Qo yang mempunyai logika bo : 1. Pulsa detak kemudian di-
register ggser, flip-flop dibersih-
-f1
terapkan dan akan menggeser bit-bit satu tempat ke kanan dan Qo
kan dengan memasang logika O akan berubah menjadi logika br : O. Pulsa detak berikutnya di-
( b)
pada masukan Cr sehingga pasangkan, dan seterusnya.
Gambar 4.18 Transfer data: (a)
setiap keluaran Qo-Q. diset
mode seri.,dan (b)mode paralel Tebel4.6
s.una dengan 0. Cr kemudian
diset menjadi logika I untuk mengenable flip-flop. Deretan data seri
Pulsa Masukan Keluaran pada akhir setiap pulsa detak
dan detak yang sesuai kemudian dipasangkan. Setelah pulsa detak
pertaina, bit signifikan terkecil bo dimasukkan ke dalam FF3, dan detak Bit Loeika Q. Qo Q' Qo
akan mengubah Q3 dari logika 0 menjadi logika 1 sementara ke- o o o o 0
luaran yrang lain tetap pada logika O. Setelah pulsa detak kedua, lo- I bol bo o o o
gika I pada S, dipindahkan ke Qr, dan b, : O dari data masukan ke 2 b ro br bo o 0
dalam FF3. Dalam hal ini tidak terjadi perubahan status pada bistabil 3 b2 1 b2 br bo o
yang lain. Setelah pulsa detak ketiga, b, dimasukkan ke dalam FF3, 4 b" l b" bo b, b^
bit-bit lain pada S, dan S, masing-masing digeser ke Q, dan Q,
(lihatTabel 4.6), akan menghasilkan Qr = 1, Qz= l dan Qs = O. Qo Setelah empat pulsa detak dipasangkan, masukan akan muncul pada
tetap pada logika O. keluaran dalam bentuk seri.

Mesuken Paralel - Keluaran Scrl

Gambar 4.2O menunjukkan register geser 4-bit yang dapat digunakan
86 T€h,ih ?iqltel Reqist r El4!l,l!-jbl ig:gl tr)

sebagai pengubah paralel ke seri. Masukan paralel diumpankan ke GESER KIRI DAN GESER I(ANAI|
masukan preset Pro,h,, Prr, dan Pr. untuk mengatur agar setiap fip- Dalam berbagai aplitcasi, seringkali diperlukan Proses penggeseran isi
JIop pada aras logika yang sesuai. Dimisalkan terdapat masukan register satu atau lebih bit ke arah kiri atau kanan untuk memanipu-
paralel 4-bit bo-b3.LSB bo diumpankan ke Pro, bt diumpankan ke Pr', lasi data atau untuk melakukan operasi matematis'
dan seterusnya, sehingga Pro : 1, kr = 1, kz = O, dan ks = l. Se-
lanjutnya, logika I dipasangkan pada jalur masukan clear (Ctl. \/\ r\/-\ / b 4 b 3 b 2 b rb o 0
0 bi b2 br bo
Hal ini akan membersihkan semua flip':flop. Setelah itu, jalur Cr di' 0 I 0
,| 0 = l 0 ro
0 0 I 0 - '"lo
bawa ke logika 1 dan dijaga pada aras itu untuk mengenableflip'flop.
(a) (a)
Dengan cara yang sarna, logika 1 pada WRITE ENABLE me-
mungkinkan masukan paralel diumpankan atau dituliskan ke dalam = 20ro
fhpflop.Keluaran dari setiap Jhp'Ilop akan diset pada. aras level yang
iioil o 0 I = 5ro I 0 1 0 i::0 ,

muncul pada masukannya. Dengan demikian, masukan paralel (b) ' (b)

dipindahkan dan disim,pan di dalam Jhp'flopyxrg sesuai. Gambar 4.21 Geserkanan Gambar 4.22 Geser kiri
Supaya data tersimpan dalam bentuk seri, pul.sa detak dium- ftzembogian biner) ftterkatian birrcr)
pankan untuk menggesei bit yang tersimpan ke kiri' Setelah empat
pulsa detak, masukan akan muncul kembali pada keluaran Qo dalam Andaikan register geser pada Gambar 4.19 berisi data dengan
bentuk seri. bit signilikan terkecil tersimpan di dalam FFo. Pada saat satu pulsa
detJ diterapkan, penggeseran ke kanan akan terjadi. Setiap bit
Masuten Paralel - Kelurran Paralel akan bergerak ke posisi signifikan berikutnya yang lebih rendah, se-
hingga dengan melakukan operasi pembaSlan biner dengan 2.
Setelah bit-bit data masukan tersimpan pada Jhp-Ilop yang sesuai, ""m"
Dimisalkan masukan seri dijaga pada aras rendah, maka FF3' yang
maka akan tersedia keluaran Q., Qz, Qr, dan Qodalam bentuk pa- berisi MsB, akan rendah pada saat penggeseran ke kanan dilakukan.
ralel. Sebagai contoh, register berisi data s-bit, OlO1Oo: 1O,eseperti ditun-
jukkan pada Gambar 4.21(al. Dengan menggeser isi register satu
lempat Le kanan, gescr kanen, isi register akan berubah menjadi
Parallel inoul oOtrol2= 5,o seperti ditunjukkan pada Gambar 4'21(bl' Penggeseran
ke arah kanan akan membagi bilangan semula dengan 4 dan se-
terusnya. Penggeseran satu bit ke kiri, geser klrl, akan meng-
geraklcan setiap tit ke digit signifikan yang lebih tinggi (Ganbar 4.22\
Lhittgg.*r",u. d"ttg.tt mengalikan suatu bilangan dengan 2' Untuk
=
bilanlL seperti ditunjukkan pada Gambar 4.22(al, yaitu O1O1O,
lo,n, satu kalt penggeseran ke kiri akan menghasilkan bilangan biner
10l.Oo2= 2oro seperti ditunjukkan Gambar 4'22(bl'

Genrbar 4.2O Masukan paralel leeluaran serli
TUNDA DIGITAL
Untai dasar dari register geser
(Gambar 4.19) dapat digunakan
untuk beberapa aplikasi Yang lain
termasuk jalur tunda digital.- Bila
data l-bit diumpankan ke masukan Gambar 4.23
90 Utgttl, l.rlqit"l
D, kemudian pada sisi aktif (actiue edgel pertama dari pulsa detak
padawaktu f (Gambar 4.231, bit ini dimasukkan ke Jtipflop FF3. Se-
telah satu putaran detak lengkap, pada f,, data tersebut digeser ke
FF2, dan seterusnya. Pada t", data tersebut akan muncul pada ke-
luaran'Qo. Dari sini dapat dilihat bahwa tunda waktu selama 3?
rnuncul, dengan ? adalah periode pulsa detak. Tunda waktu yang
sama akan muncuf pada masukan banyak bit. Secara umum, deret-
an pulsa akan mengalami penundaan selama (n-l)Tjika data ter-
sebut diumpankalr melewati register geser n-tahap.
Reqlgter Blgtabtt dcrr 6ecer 9l
Latihan
1.(a) Gambarkan diagram yang menunjukkan bahwa dua ger-
bang NAND dapat digunakan untuk membentuk bistabil
R-S dan berikan label pada inputnya.
l.(b) Buatlah tabel kebenarannya. Sebutkan satu aplikasi dari
bistabil R-S.
2. Gambarlah diagram logika dari register geser 4-bit yang
m empunyai fasilitas-fasilitas berikut: input seril output
seri; input paralel; output paralel.
3.(a) Jelaskan bahwa perkalian biner dapat diperoleh dengan
teknik penggeser€rnke kiri.
(b) Gambarkan diagram untai yang dapat digunakan untuk
mengalikan bilangan 4-bit dengan 2.
4.lal Buatlah tabel kebenaran untuk ftip-flop J-K.
(b) Jelaskan arti'master slaue'dan mengapa nama ini di-
gunakan.
(c) Tunjukkan bagaimana fhp-flop J-K dapat diubah menjadi
Jhp-flop tipe-D.
5.(a) Register geser diisi dengan 1111OOOO dan input data pada
logika O. Jika data digeser dari kiri ke kanan, tunjukkan
kode biner yang terdapat dalam register setelah dua
penggeseran pulsa.
(b) Gambarkan untai logikayang menggambarkan tiga buah
bistabil J-K dapat dihubungkan satu sama lain untuk
membentuk register gesbr input seri output seri 3-tingkat
yang mempunyai fasilitas reset.
6. Dalam register geser SISO 4-bit, hitunglah cacah pulsa
detak yang diperlukan untuk menggeser data satu b5rte
dari input ke output.
,)?,
BEBERAPA SAMBUNGAN PIN IC
7496 5-bit
shift register
7 4109Dual J K po s i ti v e
edge-triggeredf lip-flop
cd
7 4 113Dual J K ne g a ti v e -
triggeredflip-flop
Telkrril.P-is!4
74107 Dual JK flip-flop
74112 9ual JK trigEered
flip{lop
G ^a
7 4 1 1 4Dual .tX negati ve
edge-triggeredf lip-flop
PETCACAII {i::lililjl:l::::;i}
iti
i:l:l
"iiilr:iriltL
DAfrPEWAITTA 'llilt$ttii.i.f
istabil atau Jtipflop dapat digunakan sebagai pembagi biner
(membagi 2) untuk membentuk suatu pencacah {countef .
Pencacah adalah sekelompok ftp-flop yang disusun sedemi-
ry kian rupa sehingga menunjukkan cacah pulsa total yang
diumpankan pada masukan. Penca.cahdapat dikelompokkan menjadi
dua kategori besar: tak sinkron dan sinkron.
PENCACAH TAK SINKRON
Bayangkan sua.tu deretan yang terdiri'hari empat buah Jlip-flop J-K
master-slaue dengan keluaran e dari setiap tingkat dihubungkan ke
masukan detak pada tingkat berikutrrya seperti ditunjukkan pada
Gambar 5.1. Karena pada setiap tingkat J dan K dihubungkan ke
catu d.c (logika 1), setiap flip-flop berfungsi sebagai bistabil tipe-T.
Dengan demikian, setiap tingkat akan mengubah keluar€rnnya untuk
setiap sisi aktif dari pulsa detak, seperti ditunjukkan pada Gambar
5.2. Flipflop pertama kali ada pada status resef, yaitu eo = e, = e, :
Q" : 0. Pulsa yang akan dihitung kemudian diumpankan pada ma-
suk4n detak dari FFo dan dengan menganggap sisi aktif negatif,
maka pada waktu f,, sisi aktif dari detak pertama eo akan berubah
statusnya dari logika o menjadi l. perubahan ini tidak membawa efek
pada,flipflop berikutnya, dan keluaran e tetap sama dengan O (lihat
juga Tabel 5.1).
Pada f, Qo berubah kembali ke O. Transisi negatif ini akan diumpan-
kan ke masukan detak d.ari flip-flop berikutnya,,yaitu FFl, dan akan
mengubah status keluarannya mer{adi logika 1, FF2 dan FF3 tetap
tidak berubah. Pada f", Qo berubah logika l, dan karena
-"4.4i
94 Tskrrll Diqital P c t r c E r 'a l , , l , r r ' I 'r 'w , r l .t.r r 95

merupakan transisi positif, tidak akan mengubah statusltplop beri-
kutnya. Padato, status Qo berubah kembali dari logika I menjadi lo-
gika O. Hal ini akan menyebabkan keluaran Ql pada FFl berubah
dari 1 menjadi O, dan transisi negatif ini akan mengakibatkan ke-
luaran Q, pada FF2 berubah dari logika O menjadi logika 1, dan se-
terusnya. Dari sini dapat dilihat bahwa transisi negatif akan menjalar
melewati pencacatr pada FFO (LSB) ke FF3 (MSB), sehingga disebut
pencacah ripple-tfvough-
diumpankan ke dalam pencacah. Untuk pencacah yarig menggu-
nakan empat tingkat flip-Jlop, banyaknya pulsa yang dapat dihitung
adalah sebanyak 2o = 16 pulsa (pulsa 0 sampai pulsa 15). Pencacah
akan kembali ke status awal pada pulsa keenam belas. Secara
umum, deretan Jlip-Jlop yang terdiri dari n tingkat dapat mencacah
pulsa sebanyak 2"-/ sebelum kembali ke status awal.
Tabel5. l

Pulsa Keluaran flip-flop

Masukan
Q. Q" a Qn
1ao= t) (23= s)
o o o 0 0
oo
I o o o I
2 o O I o
3 o 0 I I
4 o I o o
5 o I o I
6 o 1 I o
I o I I I
8 I 0 o 0
9 1 0 o 1
Gambar 5. L Pencacah ripple-through (tak sinkron) 10 I 0 1 o
11 I o I I
tit'' t2 1 I o o
13 1 1 o I
, nO r, I4 1 I 1 .o
purses 15 I I I ,l
oo 16 o o o o

o, PENCACAH NAIK DAN TURUN

Dengan'mengacu kembali ke Gambar 5. I dan Tabel 5. 1, dapat dilihat
bahwa pada setiap pulsa masukan, nilai pencacah bertambah 1. Pen-
o, [-*------J [----_1 cacah bergerak seoera urut naik, sehingga disebut pencacah natk (up
counterl. Ini merupakan hasil langsung yang diperoleh dengan me-
o4 milih Q sebagai keluaran pada setiap llip-flop.Sebaliknya, penca.cati
turun (down countef dapat diperoleh dengan mengurangi nilai pen-
cacah dengan 1 pada setiap pulsa masukan (lihat Tabel 5.2). HaI ini
Gambar 5.2 Diagram pewalftuan dari pencacah ripple-ttvough
bisa diperoleh dengan memilih a sebagai keluaran dari masing-
,-t,1I I :
masing Jlip-flop.
Dari Tabel 5.1. dapat dilihat bahwa tefu##iQo, e,, er, dan
Q" akan mendr{uklmn representasibiner dari banyaknya pulsayang
9(t Tnl rri!.l-ltqrt;l Petrcccal r rlar r P(;waktu 97

Pencacah dapat digunakan untuk menghitung maju atau misalnya 5, atau lO. Dalam hal ini diperlukan adanya umpan balik
menghitung mundur. Pencacah yang demikian disebut pencacah untuk mengurangi pencacahan.
yang dapat diprogram atau pencacah naik/turun.

Tabel5.2

Pulsa Keluaran flip-flop In p u l

Masukan Q' pulses
Q. Q' Qo
0 I 1 1 1
I I I I o
2 I 1 o 1
Gambar 5.3 Pencacah dibagi dengan B
3 1 I o 0
+ 1 o I 1
5 I o I o
6 1 o o I
n
I o 0 o
8 0 1 1 I
9 0 I I o
10 0 1 o 1
Feedback
11 o t o o
t2 0 0 1 1
13 0 0 I o
L4 o o o I
15 0 0 o o Gambar 5.4 Pencacah yang menggunakan umpan ba\k
16 1 I I 1
Sebagai contoh, bayangkan suatu umpan balik yang diumpan-
kan pada pencacah tiga elemen seperti pada Gambar S.4. Dari Tabel
PENCACAH DIBAGI-DENGAN-n
5.3 dapat dilihat bahwa pencacahan berlangsung normal sampai de-
Pencacah biner dasar yang dis4jikqn pada Gambar 5.3 dapat menghi- ngan pulsa nomor 3 dimana Qo, Q,, dan Qz masing-masing pada lo-
tung sampai 23 = 8 pulsa (O sampai 7). Jika sebuah masukan diambil gika 1, 1, dan O. Pulsa 4 akan mengubah en menjadi O, er menjadi
pada C, pencacah akan menjadi pencacah dibagi dengan 2' = 8. De- O, dan Q, menjadi 1. Tanpa umpan balik, status Jhp-.ftopakan tetap
ngan kata lain, satu pulsa keluaran akan dihasilkan pada C untuk hingga pulsa detak berikutnya. Tetapi, dengan adanya umpan balik,
setiap delapan pulsa masukan. Pencacah empat-tingkat akan mem- perubahan pada Q, diumpah-balikkan ke FFl, mengubah statusnya
bentuk pencacalt dibagi dengan 2a : 16, dan seterusnya. Secara kembali ke I untuk menghasilkan Qo : O, Qr : l, dan er= l.pulsa S
umum, pencacah dengan Ntingkat akan membentuk pencacah akan mengubah semua status menjadi 1 dan pulsa 6 memasang
dibagi dengan ft, ft = 2N. Pencacah ini disebut pencacah modulo-n. semual{p.fop menjadi berstatus O. Sehingga, kita mempunyai pen-
Sebagai contoh, pencacah yang dibagi dengan 12 disebut sebagai cacahan sampai 6 pulsa (0 sampai 5), atau sebuah pencacah dibagi
pencacah modulo 12, dan seterusnya. dengan 6. Dari rabel 5.3. dapat dilihat bahwa efek dari umpan balik
adalah untuk melompat satu tahap pada pencacahan, yaitu en = l,
Dalam beberapa aplikasi sering dilakukan pembagian dengan
bilangan yang bukan merupakan pangkat dengan dasar bilangan 2, Qr = 0, Q, = 1. Secara umum, sebuah umpa.n balik akan mengurangi
faktor pembagi danftpllop di dalam kalang dengan l. Dalam contoh
98 r,i!ql.t,t'li!A P€rreaealrrlan Pewaktu
99

di atas, Gambar 5.4, flipflop di dalam kalang umpan balik adalah FFI
dan FF2. Tanpaumpan balik, keduaJbpflop ini merupakan pencacah
dibagi dengan 22 -- 4. Dengan umpan balik, FFI dan FF2 mem-
bentuk blok umpan balik dengan faktor pembagi 4 - | = 3, seperti
ditunjukkan pada Gambar 5.5. Dengan FFI di luar blok umpalr balik'
falitor pembagi pencacah secara keseluruhan adalah 2 X 3 : 6. l- _ _ _ _r_egcr_b1cl_brl'gk_l_
__ -..;

Feedback block 2
Tabel5.3 -----_--!

Pu l sa mas uk an Q , Q' Qn
0 0 0 0
I 0 0 I
2 0 I 0
I
a 0 1 I Feedback btock 2 ( -: 5)
4 I 0 0
u mp a n balik I I 0
r
|, I I
I
6 0 o 0 Gam,ber 5.6 (a) pencacah decade, d.an (b) pengurangan
blok umpan
Gambar 5.5 batik

PENCACAH DECADE

Gambar 5.6. menunjukkan pencacah d.ecad.eatau pencacah desirnal

yang menggunakan dua kalang umpan balik. Dengan demikian
terbentuk dua blok umpan balik: blok I meliputi FF2 dan FF3 dan
memb'g dengan 4 - | = 3; dan blok 2 meliputi FFI dan blok umpan
balik 1. Tanpa umpan balik, blok 2 akan membagi dengan 2 X 3 = 6-
Tetapi, kalang umpan balik mengurangi faktor pembagian dengan I
(Gambar 5.6(b)). Jadi faktorpembagiannya 6' l = !->. l)engan FIr0yang
t e rl e ta k di luar blok u m p a n b a l i k 2 , fa k l .o r p c mbagi an kesel uruhan Gamber 5.7 Pencacahdecade (J = K = 1)
=
ac l a l a h 2 X 5 10.

Urnpan balik dapat diumpankan ke masukan Cr pada bistabil PENCACAH SINKROIT

J-K, seperti ditunjukkan pada Gambar 5.7. Pencacahan akan
berlangsung normal sampai dengan pulsa ke sepuluh ketika Q' dm
Q. menuju ke logika l. Keluaran dari gerbang NAND menjadi O dan
semua flip-flop akan dibersihkan (kernbali ke O).
Pada pencacah tak sinkron, Jlip-flop pada suatu tingkat hanya akan
memberikan respon setelah Jtip-Jtop pada tingkat sebelumnya
menyelesaikan transisinya. Pulsa detak akan menjalar melewati sede-
retan flip-flop.Tunda waktu yang disebut carry propogation detay
akan muncul dan ada kalanya lebih panjang dibanding *.turrg waktu
antara dua pulsa, bergantung pada panjang deretan
flip_Jtopnya.
Dalam kasus ini, tidak mungkin membaca pencacah di antara dua
pulsa.
 Penceeal, rlarr Pawalttu lol
l(x) tq\4l l.ii$_1al

operasi pada pencacah tak sinkron dapat dimodifikasi sedemi-

oleh pulsa-
kian rupa Jlip-Jtop didetaki secara serempak
""hingg"
pulsa masukan. Operasi ini dikenal se.bagai mode sinkron yang me-
ngurangi waktu tunda propogasi pada pencacah sehingga me-
,ri-ngt.t-t rtt frekuensi operasinya. Frekuensi maksimum dari pulsa
r.,.trt ut, dibatasi tunda propogasi pada pencacah di setiap fhp-flop
seperti di setiap gerbang pengendali sistem' Biasanya, frekuensi
emPat
maksimum yang dibolehkan untuk pencacah sinkron dengan
yaitu kira-kira dua
elemen y€rng menggunakan TTL adalah 32 MHz,
kedua da-ri pen-
kali frekuensi penbacah tak sinkron. Keuntungan
pe-
cacah jenis sinkron adalah pada keluarannya tidak ditemukan
secara serem-
nyandian karena semua Jltp-flop berubah statusnya Gambar 5.8 Pencacah sinkron empat-bit dengan series atau ripple-
pak. through car4q
Ada dua cara supaya pulsa masukan dapat memungkinkan
pemicuan serempak pada semua fhpflop di dalam pencacah sinkron:
series carry dpn Parallel cdrrA.
;v;;@ffi
Serfes atau RtPPle Cang
disusun
Gambar 5.8. menunjukkan pencacah sinkron empat bit yang
ripple carry' Pulia masukan langsung dium-
secara seri atau disebut
pada setiap Flip-flop FFO di-
pankan ke masukan aetat< Jhp-Jlop'
dengan Jn : IG = I yang akan mengubah status setiap
irubungkan
ben-
sisi detak aktif 6, tr, tt, dam seterusnya sehingga menghasilkan
pada Gambar 5'9' Flip-flop yang lain' FFI'
tuk gelombmg Qo seperti
karena itu dapat mengubah status -
FF2, dan FF3 tidak berfungsi,
detak aktif hanyajikaJ' : Kr : 1' Je
(togglel setiap kedatangan sisi
= Kr: l, dan J.: K: 1. Karena J, : Kr : Q,,, FFl akan berubah sta- Gambar 5.9 Diagram waldu dari pencacah pada Gambar 5.8
t usn ya set iap' k aliQ o: l, y a i tu s e ti a p s i s i d e ta k a k ti fk edua' ft' t3' fs'
dan seteru*rry., yang ditunjukkan dalam diagram waktu
""p.rti supayaJr : Kr : 1, sek,ingaftip-Jlop Parallcl Carry
padaGambar 5.9' Untuk FF2,
beru b a }rs t at us ny aden g a n k e d a ta n g a n s i s i d e ta k a kti fmakaha- Tunda propogasi dapa.t dikurangi lebih jauh, dengan menggunakan
U ntuk
r u sl a h Q n = 1, dan Q , :-1 . In i te rj a d i p a d a t' , h' tr, dan t,' ' teknik parallelcarry, x,hingga akan menaikkan frekuensi maksimum
= 1, = 1 dan Q, : 1 supaya G1
FF3, tiga kondisi harus dipenuhi: Qn Q' operasi. Series carry lrnempunyai kerugian bahwa meskipun semua
setiap pulsa kedelapan' yaitu
dan GZ ada pada logika 1. Ini terjadi ,fhpflop dipicu secara serempak, isyarat pengenablean akan meripple
pada fi, dan f,.. m elewati gerbang-gerbang, sehingga m enam bah adanya tunda wak-
Tunda propogasi dari pencacah jenis ini dikurangi dengan tu.
tundapropogasidariJtip-flopyangpalinglambatdantundayangdi- Gambar 5.10 menunjukkan sebuah pencacah sinkror- dimana
sebabkan gating circuit. carry diumpankan secara paralel pada semua fhp-flop. pada prin-
sipnya operasi d,ari parallel carry sama dengan senes carry. Tetapi,
taz Talqrllt ttlr{ttrl P6trcecelr dnlr l,r.waktu tv3

dalam hal ini, gerbang G2 tidak perlu menunggu keluaran dari ger-
bang sebelumnya G!, jadi mengurangi waktu tunda sampai se-
paruhnya.

Logrc l
(rsV)
Gamber 5.11

Gam,bar 5.lO Pencacah sinkron empat-bit dengan parallel carrg
Kerugian pencacah parallel carry adalah persyaratan fan-in
yang tinggi pada gerbang (dua masukan untuk gerbang FF2, tiga
masukan untuk gerbang FF3, dan seterusnya), dan beban yang berat
padafiyJlop di bagian awal deretan. (Pada pencacah empat bit, fan-
ouf untuk FFO adalah 4 - | : 3, dan seterusnya.)
PENCACAH KOMERSIL
Pencacah TTL dan CMOS tersedia dalam IC dengan fasilitas
pemrogranan. Beberapa pertimbangan yang perlu diperhatikan
dalam memilih pencacah TTL dan CMOS, misalnya kecepatan, di-
sipasi daya, dan pengemasan. CMOS lebih lambat dibanding'fTL,
yaitu mempunyai frekuensi operasional lebih rendah. Di sisi lain,
CMOS mempunyai data yang lebih sedikit dan kerapatan komponen
yang tinggi. Berikut ini adalah beberapa contoh pencacah TTL dan
CMOS yang terkenal:
PENERAPAN PTNCACATI
Pencacah dapat digunakan untuk pencacahan langsung, pembagran
dengan suatu bilangan, pengukuran frekuensi, waktu, jarak, dari
kecepatan, aplikasi komputer, pembangkitan gelombang, dan kon-
versi antara informasi analog dan digital.
Parallel Carry
Tunda propagasi dapat dikurangi lebih jauh, dengan menggunakan
teknik paralletcarry, sr.l:ringga akan menaikkan frekuensi maksimum
operasi. Senes caffA mempunyai kerugian bahwa meskipun semua
Jhpflop dipicu secara serempak, isyarat pengenablean akan meripple
melewati gerbang-gerbang, sehingga m enambah adanya tunda wak-
tu.
Gambar 5.lO menunjukkan sebuah pencacah sinkron dimana
carry diwrnpankan secara parallel pada semu a flip-Jlop. prinsip ope-
rasi dari parallelcarrysama dengan senes carry. Tetapi, dalam hal
ini, gerbang G2 tidak harus menunggu keluaran dari gerbang se-
belumnya G l, sehingga mengurangi tunda waktu sampai separuhnya
karena adanya gerbang-gerbang tersebut.

TTL 7493 Pencacah empat-bit Kerugian dari parallel carry adalah bahwa pencacah me-
7490 Pencacah decade merlukan fan-in gerbang yang tinggi (dua masukan untuk meng-
7 4193 Pencacah yang dapat diprogram umpan FF2, tiga untuk gerbang yang mengumpan FF3, dan se-
CMOS 4042 Pencacah ripple tujuh-tingkat terusnya), dan beban berat dari fli-flop pada tingkat-tingkat awal.
4029 Pencacah yang dapat diprogram Untuk pencacah empat bit, fan-out untuk FFO adalah 4 - | :3, dan
4Ol7 seterusnva.
Pencacah/pemb,g decade
l04 Takrrlk Diqttal
Perrcacahdatr Plw;rl,l.u l05

I"ATIHAI| Tabel5.4

1.(a) Gambarkan blok digran logika dari pencacah untuk menoa-

cah sampai 16. x:o X:1
Fulsa
1.(b) Sebutkan is5rarat keluaran dari setiap tingkat setelah
masukan pada (i) pulsa ke trljuh, dan (ii) pulsa ke tiga belas. detak c B A c B A
1.(c) Pencacah pada soal (a) di atas memberikan output:
Rr ls ainput O I 2 3 4 5 6 7 A 9 l O 1l 12 L3 14 15 o o o o o 0 o
L
' Out put Ol2 34567OL2 3 4 5 6 7 2
(setelah diubah ke desimal) 3
Nyatakan di tingkat marra terjadi kesalahan. 4
J

2.(a) Jelaskan satu keuntuhgan dan kerugian dari pencacah sin- 6

kron dibanding pencacah tak sinkron.
2.(bl Dengan mengacu pada Gambar 5. 11
(i) Tentukan apakah pencacah tersebut termasuk sinkron
atau tak sinkron.
(iil Dianggap bahwanilai Q", Qo dan Q.'masing-masing
dan O, tuliskan nilai Q", Qo dan Q. setelah pulsa ketujuh-
3. Dengan mengacu pada Gambar 5.12
(a) Nyatakan tipe pencacah tersebut.
(b) Tunjukkan maksud dari input X.
(c) Tunjukkan status dari output A, B, dan C setelah setiap
pulsa detak diterapkan pada Tabel 5.4.
Logrc I
-tl
l& f
QcJ
'----=J QA
I
7
8
1, 1,
PIRANTI PEWAKTUAN
Elemen dasar dari sembarang piranti waktu (timing deaice) adalah
osilator. Ada dua persyaratan dasar untuk memperoleh osilasi:
umpam balik positif antara keluaran dan masukan, dan penguatan
pada kalang umpa-n tralik lebih besar dari satu'
' tak stabil
Untai waktu dasar adalah sebuah multivibrator
seperti ditunjukkan pada Gambar 5.13 yang menggunakan dua pem-
balik Gl d;n G2. Umpan balik positif diperoleh dengan menggunakan
elemen kopling, C,R' dan CrR. Multivibrator tak stabil adalah sebuah
osilator..lfree-running dengan status keluaran dari pembalik Gl dan G2
berubah secara konstan, sehingga menghasilkan keluaran berupa
gelombang kotak atau pulsa. Dua keluaran anti-phase dapat di-
peroleh seperti pada Gambar 5.14. Periode keluaran dan perbandi-
rrga;n mark-to-space clitentukan oleh konstanta waktu dari dua ja-
ringan umpan balik CrRr d* Cr&.Jika C'R, d* Cr& dibuat sarna'
keluarannya berupa gelombang kotak'

K K
X

Gambar 5.12.
1()6 Tehrlk D'tqital Pelrcacetr rlarr l'r'wakt rr ro7

C 1 ( 0.O1 aF) C, ( 0 .0 1rrF)

G1 Ganrbar 5.16 Multiuibrator Gambar 5.L7 Muttiuibrator tak

tak stabil Vqng menggunakan stabil duatingkat Uarlg meng-
Gamber 5.13 Multiuibrator tak stabil tunda propogasi gunakan elemen time-constant
untuk mengurangi frekuensi
operasi

Osilasi gelombang kotak juga dapat diperoleh dengan untai

Gamber 5.14 Gelombang lceluaran mutiuibrator tak stabil
Keluaran gelombang kotak dari multivibrator tak stabil diguna-
kan sebagai sumber frekuensi untuk pulsa-pulsa detak pada aplikasi
digital dan mikroprosesor. Dalam hal ini suatu kristal kuartz dihu-
bungkan dengan salah satu sambungan umpan balik untuk mening-
katkan ketelitian dan kestabilannya seperti ditunjukkan pada Gam-
bar 5.15, dimana pembalik digantikan dengan dua gerbang NOR.
multMbrator tiga tingkat seperti ditunjukkan pada Gambar 5.16. De-
ngan memilih faktor penguatan pada kalang umpan balik lebih besar
dari satu, osilasi akan terjadi pada frekuensi yang ditentukan oleh
tunda propogasi yang terdapat pada pembalik. Setiap tingkat pem-
balik akan menggeser fase sebesar l8O". Setelah tingkat kedua, titik
C, pergeseran fasenya adalah 36O', sehingga gelombang pada C mem-
punyai fase yang sama dengan gelombang pada A. Pada tingkat ke-
tiga, akan terjadi pergeseran fase sebesar 180', sehingga keluarannya
mempunyai fase kebalikan dibanding keluaran pada A. Agar terjadi
osilasi, gelombang pada keluaran harus mempunyai fase yang sarna
dengan masukan A. Dengan demikian, diperlukan adanya pe-
nundaan sebesar 180" (atau separuh gelombang). Tunda ini terjadi
karena adanya tunda propogasi pada pembalik. Misalkan pembalik
pada TTL mempunyai tunda propogasi masing-masing sebesarl0
ndetik, maka pada akhir deret akan muncul tunda sebesar 30 ndetik
yang mewakili tunda 18O" yang diperlukan untuk osilasi. Frekuensi
osilasi dapat dihitung sebagai berikut:

Tunda propogasi total = 3O ndetik.

Karena tunda propogasi total sama dengan 180", atau separuh

gelombang keluaran, maka:

Waktu {periode) satu gelomb.ng: 6O ndetik.

Frekuensi : l/periode: l/(60 ndetik) : 16.667 MHz-

OV

Gambar 5.15 Multiuibrator tak stabil Aang dikendatikan kistal

106 TelcrikDigital

l'rekuensi osilasi dapat dikurangi dengan elemen lime consl,anl di dalam

kalang umpan balik seperti ditunjukkan pada Gambar:5.17' Gl dan G2
mcmb<,.nl,ukmultivibrator astabil dua tingkat, C,,R, adalah jaringan tirne-
PINAfrTIilIEIWONI ";,iii:iiiil:iii

: ','tit:tiiii',.
.::!:i: ..i:i
::::l:
dan G3 adalah penyangga (huffer).
c.onsl.o.nl. ,iii
:;:::
,ili
'tlirii::i:i:il:iii,H'

BEBERAPA SAMBUNGAN IC TTL

74192 UplDowndecade 74193 Up/Downbinary

c ount er
74194A 4- bit b i d i re c ti o n a l
universalshift reoister
counterwith preset inputs
ntuk melakukan fungsinya, sistem digital memerlukan
fasilitas memori untuk penyimpanan data seca_ra permaJren
atau sementara: piranti memori antara lain berupa
memory
chip, magnetic disc dan pit4 kaset.
o. o . o , o , o, cK
MEMORY CHIP
Memory chip terdiri dari sejumlah sel memori
ke daram mana bit-bit
data dapat disimpan (atau ditulis). Datay;;;;"i;;;;*
dicari
atau dibacakembali (retrieuel dari piranti tersebut.
sel-sel memori ini
dikelompokkan untuk membentuk suatu rokasi
74195 4-bit parallel-access ,o"-ori[ouri
shift register mori satu-bit, dua-bit, empat bit, atau delapan_bit).
Data yang -"-
ter_
simpan pada lokasi-lokasi ini disebut kata (wird1.
sebuah kara tersu_
sun atas beberapa bit dan merupakan unit dasar
dari informasi pada
sistem tersebut. Kata (bilangan) yang terdiri
dari empat,bit disebut
nibbb, sementara katayang terdiri dari delapan-bit
disebut bgte. se-
tiap lokas mempunyai suatu kode biner yang
unik yang disebut ala-
mat (address) yang digunakan untuk identifikasi.

Perhatikan Gambar 6.1 yang menunjukkan

6^d 2C
74196 4-stagepresettable binary
7 4 1 9 7Presettabl e
r ipplec ountg r ri p p l ec o unter
delapan lokasi
memori 4-bit. Setiap lokasi empat buah sel memori; Do,
G.d D, dan D., tempat penyimpanan -"-p.rrry.i empat-bit.
P', Setiap lokasi di-
identifikasikan dengan alamat biner tiga_digit (An,
A,, &i, OOO,OOl,
olo, "', I lo, 111' Bilangan biner tiga-digit dapat
mengaramati sampai
2:l = 8 lol<nsi. Untuk clapat *..rg-"1"-"oti memori yang
mempunyai
l okasi k' l ri l r l r:rrryrr l<.
nr am ar r r inr . rr r cr r gir n. r <r r y;
. r r r g lr . lr ili r ir r gr {ir r i'. . s