Laporan Pendahuluan

Praktikum Elektronika II
Modul Praktikum
DIGITAL ICs: FLIP-FLOPS
Nama :Dhafin Zaidan Y
NPM : 1906347924
Rekan Kerja : kitman arianto
Kelompok :6
Hari : Rabu (B)
Tanggal : 27 September 2023
Modul ke :3

Laboratorium Elektronika – Departemen Fisika

Fakultas Matematika dan Ilmu Pengetahuan Alam
Universitas Indonesia
2022
 2

MODUL 3
DIGITAL ICs: FLIP-FLOPS

TUJUAN
1. Untuk membuat RS flip-flop menggunakan gerbang. NOR dan NAND
2. 2. Mengamati aksi flip-flop D.
3. 3. Mengamati aksi flip-flop T.
4. 4. Mengamati aksi flip-flop JK.
TEORI DASAR
RS Flip-Flop
Gambar 3.1 menunjukkan simbol skema untuk setreset latch atau RS flip-flop.
Tegangan tinggi (+VCC) diterapkan ke input set S dengan rendah (0 V) ke reset
Masukan R memaksa keluaran Q ke VCC (tinggi) dan Q rendah (0 V). Oleh karena
itu, masukan S yang tinggi menyetel keluaran menjadi 15 V, tetap di situ meskipun
inputnya dihapus
Reset R yang tinggi dan set S yang rendah menyebabkan keluarannya beralih
atau flip-flop ke Q tinggi dan Q rendah disebut sebagai kondisi reset flip-flop. Itu
sirkuit tetap terkunci dalam kondisi saat ini sampai kondisi masukan terbalik
diterapkan. Sirkuit kait di salah satu dari dua negara bagian. Input S yang tinggi
menetapkan Q terlalu tinggi; input R tinggi mengatur ulang Q ke rendah. Keluaran Q
tetap dalam keadaan tertentu sampai dipicu ke dalam keadaan yang berlawanan.

Gambar 3.1. Simbol untuk RS Flip-flop

Tabel 3.1 merangkum operasi tersebut. Ketika keduanya input kontrol rendah,
tidak ada perubahan yang dapat terjadi pada output dan sirkuit tetap terkunci pada

Universitas Indonesia 2023

 3

keadaan terakhirnya. Kondisi ini disebut keadaan tidak aktif karena tidak ada yang
berubah. Ketika R rendah dan S tinggi, rangkaian menyetel Q keluaran ke tingkat
yang tinggi. Sebaliknya jika R tinggi dan S rendah, output Q direset ke rendah.
Keluaran Q adalah kebalikan dari keluaran Q. Lihatlah entri terakhir tabel 3.1. R dan
S tinggi serentak. Ini disebut kondisi tidak valid; dia tidak pernah digunakan karena
mengarah pada paradoks operasi. Itu berarti Anda mencoba mengatur dan mengatur
ulang flip-flop pada saat yang sama, yang merupakan kontradiksi. Mulai saat ini,
tanda bintang pada tabel kebenaran menunjukkan dan kondisi tidak valid

NOR Latches
Gambar 3.2(a) adalah kait NOR, atau flip-flop RS. Seperti yang ditunjukkan
pada tabel 3.1, R yang rendah dan S yang rendah menghasilkan keadaan tidak aktif;
dalam keadaan ini, sirkuit menyimpan atau mengingat. R yang rendah dan S yang
tinggi mewakili status yang disetel, sedangkan R yang tinggi dan S yang rendah
menunjukkan status reset. Akhirnya, R yang tinggi dan S yang tinggi menghasilkan
kondisi yang tidak valid, dimana keluarannya tidak pasti; oleh karena itu, kita harus
menghindari R = 1 dan S = 1 saat menggunakan kait NOR.

Universitas Indonesia 2023

 4

NAND Latches
Gambar 3.3 menunjukkan kait RS yang dibuat dengan gerbang NAND
berpasangan silang. Karena Lab. Elektronika, Dept. Fisika, FMIPA UI © 2018 2
Inversi gerbang NAND, kondisi tidak aktif dan tidak valid dibalik seperti terlihat
pada tabel 3.2. Oleh karena itu, setiap kali Anda menggunakan kait NAND, Anda
harus menghindari kedua input rendah secara bersamaan.

Universitas Indonesia 2023

 5

Clocking
Komputer menggunakan ribuan sandal jepit. Untuk mengoordinasikan
keseluruhan tindakan, sinyal gelombang persegi yang disebut jam dikirim ke setiap
flip-flop. Sinyal ini mencegah flip-flop mengubah keadaan hingga waktu yang tepat.
Gambar 3.4(a) menunjukkan flip-flop RS yang memiliki clock. Idenya
sederhana. Ketika jam rendah, gerbang AND dinonaktifkan, dan sinyal S dan R tidak
dapat mencapai flipflop. Namun ketika clock menjadi tinggi, sinyal S dan R dapat
menggerakkan flip-flop, yang kemudian menyetel, mereset, atau tidak melakukan apa
pun tergantung pada nilai S dan R. Intinya jam mengontrol waktu flip-flop tindakan.
Gambar 3.4(b) menunjukkan diagram waktu. Q menjadi tinggi ketika S tinggi
dan CLK menjadi tinggi. Q kembali ke keadaan rendah ketika R tinggi dan CLK
menjadi tinggi. Menggunakan sinyal jam umum untuk menggerakkan banyak flip-
flop memungkinkan kita menyinkronkan pengoperasian berbagai bagian komputer.

Universitas Indonesia 2023

 6

Tabel 3.3 merangkum pengoperasian flip-flop RS yang memiliki clock.

Ketika jam rendah, output terkunci pada keadaan terakhirnya. Ketika clock tinggi,
rangkaian akan disetel jika S tinggi atau direset jika R tinggi. CLK, R, dan S
semuanya tinggi secara bersamaan merupakan kondisi tidak valid, yang tidak pernah
digunakan dengan sengaja.

Universitas Indonesia 2023

 7

D Latches
Flip-flop data atau D dirancang khusus untuk menyimpan status data yang
dimasukkan ke dalamnya dan menyimpan informasi tersebut hingga data diubah dan
flip-flop di-clock. Gambar 3.5 menunjukkan salah satu cara membuat kait D. Karena
inverter, bit data D menggerakkan masukan S dan komplemen D_ menggerakkan
masukan R. Oleh karena itu, D yang tinggi akan menyetel kaitnya, dan D yang rendah
akan menyetel ulang kaitnya. Tabel 3.4 merangkum pengoperasian kait D. Yang
terpenting, tidak ada kondisi yang tidak valid dalam tabel kebenaran ini. Inverter
menjamin bahwa S dan R selalu berada di lokasi yang berlawanan; oleh karena itu,
tidak mungkin untuk menetapkan kondisi yang tidak valid.

Biasanya, flip-flop D mempunyai clock seperti yang ditunjukkan pada gambar

3.6. Ketika CLK rendah, gerbang AND dinonaktifkan dan kait RS tetap tidak aktif.
Ketika CLK tinggi, D dan D_ dapat melewati gerbang AND dan menyetel atau
menyetel ulang kait. Tabel 3.5 merangkum operasi tersebut. X mewakili kondisi
“tidak peduli”; itu singkatan dari 0 atau 1. Meskipun CLK rendah, output tidak dapat
berubah, apa pun Dnya. Namun ketika CLK tinggi, outputnya sama dengan inputnya.

Universitas Indonesia 2023

 8

PRESET and CLEAR

Saat daya pertama kali diterapkan, sandal jepit muncul dalam keadaan acak.
Untuk menghidupkan beberapa komputer, operator harus menekan tombol master
reset. Ini adalah sinyal CLEAR (reset) ke semua flip-fop. Selain itu, di beberapa
komputer perlu dilakukan PRESET (identik dengan set) sandal jepit tertentu sebelum
komputer dijalankan. Gambar 3.8 menunjukkan cara memasukkan kedua fungsi
tersebut ke dalam flip-flop D. Pemicu tepi sama seperti yang dijelaskan sebelumnya.
Selain itu, gerbang OR memungkinkan kita untuk menyelipkan PRESET tinggi yang
menyetel kait: CLEAR tinggi akan menyetel ulang kaitnya

Universitas Indonesia 2023

 9

Edge-triggered D Flip-Flops
Pada gambar 3.7(a), konstanta waktu dari rangkaian input RC dirancang jauh
lebih kecil daripada lebar pulsa clock. Oleh karena itu, kapasitor dapat terisi penuh
ketika CLK menjadi tinggi; pengisian eksponensial ini menghasilkan lonjakan
tegangan positif yang sempit pada resistor. Kemudian, trailing edge dari denyut jam
menghasilkan lonjakan negatif yang sempit. Lonjakan positif yang sempit
memungkinkan gerbang AND untuk sesaat; lonjakan negatif yang sempit tidak
menghasilkan apa-apa. Efeknya adalah mengaktifkan gerbang masukan selama
lonjakan positif, setara dengan pengambilan sampel nilai komplemen D mengenai
masukan kait, memaksa Q untuk menyetel atau menyetel ulang. Operasi semacam ini
disebut edge triggering karena flip-flop hanya merespons ketika jam berubah
keadaan.
Pemicuan gambar 3.7(a) terjadi pada sisi positif jam; inilah mengapa hal ini
disebut sebagai pemicu sisi positif. Gambar 3.7(b) adalah diagram waktu. Gagasan
krusialnya adalah ini: Output hanya dapat berubah pada waktu yang semakin
meningkat. Dengan kata lain, data disimpan hanya pada sisi positifnya. Tabel
kebenaran untuk edge memicu D flip-flop kecuali bahwa informasi di bawah CLK
diubah dari 0 menjadi STEADY STATE dan 1 menjadi , yang menunjukkan transisi
berjalan positif.

PRESET terkadang disebut set langsung, dan RESET terkadang disebut reset
langsung. Kata 'langsung' berarti tidak terkunci. Misalnya, sinyal jernih mungkin

Universitas Indonesia 2023

 10

berasal dari tombol tekan, outputnya akan berhenti saat operator menekan tombol
CLEAR.

Logic Symbol
Gambar 3.9(a) adalah simbol logika dari flip-flop D yang dipicu tepi positif.
Masukan CLK memiliki segitiga kecil, pengingat akan pemicuan tepi. Saat Anda
melihat simbol ini, ingatlah artinya: Input D diambil sampelnya dan disimpan di tepi
atas jam. Juga disertakan adalah PRESET dan CLEAR. berarti PRESET yang rendah
akan mengatur flip-flop; CLEAR yang rendah akan mengatur ulangnya. Sebagai
pengingat pembalikan fase, gelembung inversi ditampilkan pada input PRESET dan
CLEAR.

Universitas Indonesia 2023

 11

Toggle Flip-Flop
Gambar 3.10(a) menunjukkan sebuah saklar flip-flop. Output dari flip-flop ini
beralih atau beralih dengan setiap transisi positif dari jam input. Karena adanya
crosscoupling antara keluaran dan masukan, kondisi masukan yang berlawanan
diberikan setelah setiap perubahan keluaran. Dengan demikian, flip-flop akan beralih
ke keadaan sebaliknya ketika clock edge berikutnya diterapkan ke input CLK.
Gambar 3.10(b) adalah diagram waktu untuk toggle flipflop. Perhatikan bahwa
frekuensi keluaran pada Q adalah setengah frekuensi masukan CLK. Oleh karena itu,
flip-flop sakelar juga dikenal sebagai flipflop bagi-oleh-2.

Universitas Indonesia 2023

 12

Edge-triggered JK Flip-Flops
Gambar 3.11(a) menunjukkan salah satu cara membuat flip-flop JK. Seperti
sebelumnya, rangkaian RC dengan konstanta waktu singkat mengubah pulsa CLK
persegi panjang menjadi lonjakan sempit. Input J dan K adalah input kontrol; mereka
menentukan apa yang akan dilakukan rangkaian pada tepi jam positif. Ketika J dan K
rendah, kedua input dinonaktifkan dan rangkaian tidak aktif. Ketika J rendah dan K
tinggi, flip-flop direset.
Di sisi lain, ketika J tinggi dan K rendah, flip flop didorong ke keadaan set
pada tepi CLK positif berikutnya. Kemungkinan terakhir adalah J dan K tinggi.
Artinya flip-flop akan beralih pada tepi jam positif berikutnya. Gambar 3.11(b)
adalah ringkasan visual dari tindakan tersebut. Ketika J tinggi dan K rendah, tepi jam
naik mengatur Q menjadi tinggi. Ketika J rendah dan K tinggi, tepi jam yang naik
akan mengatur ulang Q ke rendah. Terakhir, jika J dan K sama-sama tinggi, output
akan berubah setiap kali tepi clock naik.

Universitas Indonesia 2023

 13

Tabel 3.6 merangkum tindakan tersebut. Sirkuit tidak aktif ketika jam berada
pada posisi rendah, tinggi, atau pada tepi negatifnya. Demikian pula, rangkaian tidak
aktif ketika J dan K keduanya rendah. Perubahan keluaran hanya terjadi pada sisi naik
jam seperti yang ditunjukkan oleh tiga entri terakhir pada tabel. Outputnya dapat
disetel ulang, disetel, atau dialihkan.

Berbagai macam sandal jepit JK tersedia dalam bentuk IC. Gambar 3.12(a)
adalah simbol untuk satu tipe. Ini menggunakan pemicu tepi positif, dan merespons
PRESET dan CLEAR yang tinggi. Gambar 3.12(b) adalah flip-flop JK yang dipicu
tepi positif yang merespons sinyal preset rendah dan jelas. Jika desain IC
menyertakan inverter internal pada input jam, kita mendapatkan pemicu tepi negatif
yang lebih disukai dalam beberapa aplikasi. Sebagai pengingat akan pemicuan tepi
negatif ini, gambar 3.12(c) memiliki gelembung pada input jam; ia juga memiliki
PRESET dan CLEAR aktif-rendah.

Universitas Indonesia 2023

 14

Requirement for Using LED and Logic Probe

Dalam penggunaan sehari-hari, LED dan probe logika dapat digunakan
sebagai indikator elektronik digital. Misal jika nilai logikanya 1 atau high maka LED
akan menyala atau probe logika bernilai 1. Sedangkan untuk logika 0 atau low maka
LED akan mati atau probe logika bernilai 0. Untuk menghidupkan LED dan probe
Logika, tegangan minimum diperlukan sesuai dengan spesifikasi LED dan probe
logika. Sehingga tabel 3.7 menunjukkan spesifikasi tegangan minimum yang dapat
menghidupkan LED dan probe logika.

Universitas Indonesia 2023

 15

TEORI TAMBAHAN
Persamaan Flip-Flop RS
Flip-flop RS memiliki persamaan sederhana. Untuk menggambarkan
operasinya, kita dapat menggunakan persamaan berikut:
Q(t+1) = S' * Q(t) + R' * Q'(t)
Q'(t+1) = R' * Q(t) + S' * Q'(t)
Di mana Q(t) dan Q'(t) adalah nilai saat ini dari output dan output invers, dan
S dan R adalah input Set dan Reset. Tanda (t+1) menunjukkan keadaan berikutnya.
Persamaan ini menyatakan bahwa nilai keluaran Q akan dipengaruhi oleh input S dan
R, serta keadaan sebelumnya. Ini adalah bentuk umum dari flip-flop RS yang
mencerminkan fakta bahwa perubahan dalam keluaran tergantung pada keadaan
sebelumnya dan input yang diberikan.
Persamaan Flip-Flop D
Flip-flop D juga memiliki persamaan yang mudah dimengerti. Untuk flip-flop
D yang dipicu pada edge positif CLK, persamaannya adalah:
Q(t+1) = D(t)
Q'(t+1) = D'(t)
Di mana D(t) adalah input Data saat ini, dan Q(t) dan Q'(t) adalah nilai saat ini
dan invers dari output. Persamaan ini menunjukkan bahwa output Q hanya mengikuti
nilai input D pada saat tepi positif clock. Ini membuat flip-flop D sangat berguna
dalam menyimpan dan menggeser data dalam rangkaian digital.

Universitas Indonesia 2023

 16

Persamaan Flip-Flop T
Flip-flop T dapat dijelaskan dengan persamaan berikut:
Q(t+1) = (T(t) * Q'(t)) + (T'(t) * Q(t))
Q'(t+1) = (T(t) * Q(t)) + (T'(t) * Q'(t))
Di mana T(t) adalah input Toggle saat ini, dan T'(t) adalah inversnya.
Persamaan ini menggambarkan bagaimana output Q akan berubah saat input T
berubah. Jika T = 1, maka flip-flop T akan melakukan toggle, mengubah keadaan
output Q.
Persamaan Flip-Flop JK
Flip-flop JK memiliki persamaan yang lebih kompleks karena adanya dua
input kontrol, J dan K. Persamaan umumnya adalah:
Q(t+1) = (J(t) * Q'(t)) + (K(t)' * Q(t))
Q'(t+1) = (K(t) * Q(t)) + (J(t)' * Q'(t))
di mana J(t) dan K(t) adalah input J dan K saat ini. Persamaan ini
mencerminkan bagaimana perubahan dalam input J dan K dapat mengubah keadaan
flip-flop JK, termasuk reset, set, dan toggle.
Aplikasi dalam Register dan Hitungan
Flip-flop adalah elemen dasar dalam pembentukan register dan hitungan
dalam sirkuit digital. Register adalah tempat penyimpanan data yang digunakan
dalam pemrosesan data paralel, dan flip-flop D sering digunakan dalam
pembuatannya. Sementara itu, flip-flop JK adalah komponen kunci dalam
pembentukan hitungan biner, seperti hitungan up/down. Mereka digunakan untuk
menyimpan dan mengubah informasi hitungan dengan berbagai cara, seperti reset,
penambahan, atau pengurangan, tergantung pada aplikasi spesifik. Dalam banyak
rangkaian digital, pemahaman persamaan flip-flop adalah penting untuk merancang
dan memahami operasi keseluruhan.
Edge-triggered Flip-Flop
Untuk meningkatkan kestabilan dan menghindari masalah bounce dalam
sinyal input, flip-flop sering kali dipicu pada tepi sinyal clock, yang dikenal sebagai
edge-triggered flip-flop. Persamaan yang digunakan dalam edge-triggered flip-flop
Universitas Indonesia 2023
 17

sering kali menggambarkan pembaruan output hanya pada saat tepi naik atau tepi
turun sinyal clock. Contoh persamaan flip-flop JK yang dipicu pada tepi naik adalah
sebagai berikut:
Q(t+1) = J(t) * Q'(t) + K(t)' * Q(t)
Q'(t+1) = K(t) * Q(t) + J(t)' * Q'(t)
Ini memastikan perubahan dalam input J dan K hanya mempengaruhi keadaan
flip-flop saat clock berubah.
Preset (Set) dan Clear (Reset)
Dalam beberapa aplikasi, penting untuk memiliki kemampuan untuk
mengatur atau mengatur ulang flip-flop ke keadaan tertentu saat diperlukan. Ini
dilakukan dengan menggunakan input preset (PRESET) dan clear (CLEAR).
Persamaan yang digunakan untuk menggambarkan operasi preset dan clear adalah:
Preset: Q(t+1) = 1, Q'(t+1) = 0 saat PRESET = 1
Clear: Q(t+1) = 0, Q'(t+1) = 1 saat CLEAR = 1
Ini memungkinkan pengguna untuk mengendalikan keadaan flip-flop secara
eksternal.
Penggunaan dalam Memori Digital
Flip-flop juga digunakan dalam pembuatan elemen-elemen dasar dalam
memori digital seperti register memori dan elemen penyimpanan dalam RAM
(Random Access Memory). Ini memungkinkan penyimpanan dan pengambilan data
dengan cepat dan efisien dalam sistem komputer dan perangkat digital lainnya.
Sinkronisasi dalam Desain Digital
Dalam desain sirkuit digital yang kompleks, sinkronisasi adalah faktor kunci.
Flip-flop dengan input clock adalah alat utama untuk mencapai sinkronisasi.
Persamaan untuk flip-flop yang di-trigger pada tepi positif clock adalah alat yang
sangat berguna dalam memahami bagaimana data dapat disinkronkan dan disimpan
dalam sistem digital yang kompleks.

ALAT DAN BAHAN

Universitas Indonesia 2023

 18

1. Catu daya AC dan DC +5 V

2. Generator sinyal, osiloskop
3. IC: 7402, 7404, 7474, 7476
4. Resistor, LED, saklar

PROSEDUR PERCOBAAN
A. RS Latch
1. Mengubungkan kait NOR pada gambar 3.13!
2. Mengatur sakelar R dan S ke kombinasi input pada tabel 3.8! Ikuti urutan
yang ditunjukkan; catat keluaran Q dan Q untuk setiap masukan!
3. Memasang kait RS hanya menggunakan gerbang NAND. Bandingkan dan
analisis hasilnya dengan gerbang NOR!

Universitas Indonesia 2023

 19

B. D Latch
1. Menghubungkan kait D yang diberi Clock pada gambar 3.14!
2. Menghubungkan generator gelombang persegi ke input CLK! Atur generator
untuk 5 V pada 1 KHz!
3. Mengatur saklar D ke input rendah! Ukur dan catat Q dan Q pada tabel 3.9!
4. Mengulangi langkah sebelumnya untuk saklar D pada input tinggi!
5. Melepaskan generator gelombang persegi dan atur input ini tinggi!
Perhatikan bahwa mengganti masukan D tidak menyebabkan keluaran
berpindah!

C. Edge-triggered D Flip-Flop
1. Menghubungkan rangkaian pada gambar 3.15!

Universitas Indonesia 2023

 20

2. Menutup S1 dan groundkan input CLK. Buka S2 dan tutup S3! Perhatikan
bahwa flip-flop berada dalam kondisi reset. Buka S3, dan output Q harus tetap
rendah (LED hijau menyala).
3. Menutup S2 (preset), dan output Q harus sesuai dengan kondisi yang disetel
(LED merah menyala). Buka S2, dan flip-flop tetap terpasang.
4. Menutup S1 (input rendah)! Lepaskan ground ke CLK dan ganti dengan
generator gelombang persegi seperti pada langkah 1 D Latch! Catat keluaran
Q pada tabel 3.10!
5. Membuka S1 (input tinggi)! Catat keluaran Q pada tabel 3.10!

Universitas Indonesia 2023

 21

D. JK Flip-Flop
1. Menghubungkan rangkaian gambar 3.16! mengatur input J dan K ke tingkat
rendah (logika 0). Menghubungkan generator gelombang persegi ke input
CLK dan mengatur generator pada 5 V dengan frekuensi 1 KHz.
2. Menutup S2 dan membuka S4. Output Q dicatat dalam tabel 3.10. Kemudian,
membuka S2 dan menutup S4, sementara input J dan K ditempatkan dalam
kondisi reset. Output Q dicatat dalam tabel 3.11.
3. Membuka S2 dan S4, dan Q tidak boleh berubah. Jika perubahan terjadi pada
Q dalam kondisi ini, maka dituliskan "NC" pada tabel 3.12.
4. Menyiapkan input J dan K lainnya sesuai dengan tabel 3.12, dan mencatat
output Q (mencatat "toggle" untuk entri terakhir jika berfungsi dengan benar)
pada tabel yang sesuai.
5. Membiarkan J dan K tetap tinggi (logika 1). Mengukur dan menghitung
frekuensi keluaran Q, dan mencatat nilai-nilainya.

Universitas Indonesia 2023

 22

Universitas Indonesia 2023

 23

REFERENSI
1. Modul 3-Praktikum Elektronika II: DIGITAL ICs: FLIP-FLOPS, Department
Fisika, Fakultas Matematika dan Ilmu Pengetahuan Alam, Universitas Indonesia
2. Malvino, A., & Bates, D. J. (2008). Electronic Principles. McGraw-Hill
Education.
3. Grob's Basic Electronics: Fundamentals of DC and AC Circuits with Simulations
CD 1st Edition by Mitchel Schultz Scienscope SDN BHD. (t.thn.). D1750-02-08
Manual – Chapter 7: Environmental Measurements. Selangor Darul Ehsan.
4. Dahl, Ø. N. (2022, October 21). How transistors work (BJT and MOSFET) - the
simple explanation. Build Electronic Circuits. Retrieved March 20, 2023, from
https://www.build-electronic-circuits.com/how-transistors-work/
5. Admin. (2022, May 27). Transistor - basics, working principle, definition,
applications. BYJUS. Retrieved March 20, 2023, from
https://byjus.com/physics/transistor-working/
6. Administrator. (2023, March 13). Different configurations of transistors.
Electronics Hub. Retrieved March 20, 2023, from
https://www.electronicshub.org/different-configurations-of-transistors/
7. Build Electronic Circuits. Retrieved March 20, 2023, from https://www.build-
electronic-circuits.com/how-transistors-work/
8. Gray, P. R., Hurst, P. J., Lewis, S. H., & Meyer, R. G. (2009). Analysis and
Design of Analog Integrated Circuits (5th ed.). Wiley.

Universitas Indonesia 2023

 24

LAMPIRAN DATA SIMULASI

A. RS Latch
Simulasi Hasil
RS Latch NOR Gates (Table 3.8a)
R S Q Q-
1 0
0 0
0 1
0 1 0 1
1 0 1 0
1 1 0 0

RS Latch NAND Gates (Table 3.8b)

R S Q Q-
0 0 0 1
0 1 1 0
1 0 0 1
1 1 1 0

B. D Latch
Simulasi Hasil
D Latch (Table 3.9)

D CLK Q Q̅
0 ↑ 0 1
1 ↑ 1 0
0 1 0 1
1 1 1 0

Universitas Indonesia 2023

 25

C. Edge-triggered D Flip-flop
Simulasi Hasil

D CLK Q
0 ↑ 0
1 ↑ 1

D. JK Flip-flop
Simulasi Hasil

Preset Clear J K CLK Q Q_

X 1 X X X 0 1
1 X X X X 1 0
0 0 1 0 ↑ 1 0
0 0 0 1 ↑ 0 1
0 0 1 1 1 1* 0
0 0 0 0 1 1 0

Universitas Indonesia 2023

 26

J K CLK Q
0 0 ↑ Q (No change)
0 1 ↑ 0 (Force clear)
1 0 ↑ 1 (Force set)
1 1 ↑ Q' (Toggle)

PERTANYAAN DAN JAWABAN

1.Jelaskan apa yang dilakukan keluaran Q ketika Anda mengganti sakelar R dan S!
Ketika saklar R dan S diubah pada rangkaian flip-flop RS, output Q juga mengubah
statusnya. Secara khusus:
 Jika R diatur ke 0 dan S diatur ke 1, output Q diatur ke 1 (tinggi).
 Jika R diatur ke 1 dan S diatur ke 0, output Q direset ke 0 (rendah).
 Jika R dan S keduanya disetel ke 0, tidak ada perubahan pada keluaran Q, dan
tetap dalam keadaan terakhir (tinggi atau rendah).
2.Apakah flip-flop D terpicu sisi positif atau negatifnya?
Flip-flop D pada gambar 3.15 dipicu sisi positif. Ini menyimpan input data (D) pada
sinyal tepi jam yang meningkat (CLK).
3. Jelaskan apa yang dilakukan oleh flip-flop D pada gambar 3.15!
Flip-flop D pada gambar 3.15 menyimpan input data (D) ketika sinyal clock (CLK)
bertransisi dari rendah ke tinggi (rising edge). Jika masukan D tinggi ketika tepi naik
terjadi, keluaran Q menjadi tinggi; jika masukan D rendah, keluaran Q menjadi
rendah.
4. Jelaskan fungsi kait D!
D latch, seperti yang ditunjukkan pada gambar 3.5, adalah sirkuit digital yang
menyimpan dan menahan status inputnya (D) hingga diubah dan latch di-clock. Ini

Universitas Indonesia 2023

 27

secara efektif mengunci data masukan, dan keluaran (Q) mencerminkan keadaan
masukan saat ini.
5. Apakah PRESET dan Clear aktif-rendah atau aktif-tinggi?
Sinyal PRESET dan Clear dapat berupa aktif-rendah atau aktif-tinggi tergantung pada
desain sirkuit tertentu. Diagram yang disediakan tidak menentukan apakah aktif-
rendah atau aktif-tinggi, jadi jawabannya akan bergantung pada detail implementasi
rangkaian sebenarnya.
6. Jelaskan perbedaan frekuensi keluaran CLK dan Q!
Sinyal CLK (jam) dan frekuensi keluaran Q biasanya berbeda dalam rangkaian flip-
flop. Frekuensi sinyal CLK ditentukan oleh sumber clock eksternal dan mengontrol
waktu respons flip-flop terhadap perubahan inputnya. Sebaliknya, frekuensi keluaran
Q bergantung pada perilaku spesifik flip-flop dan dapat bervariasi berdasarkan
konfigurasi rangkaian. Dalam beberapa kasus, keluaran Q dapat berubah keadaan
pada setiap siklus clock, yang secara efektif mempunyai frekuensi yang sama dengan
sinyal CLK. Namun, dalam kasus lain, seperti flip-flop pengalih, frekuensi keluaran
Q adalah setengah dari frekuensi CLK karena frekuensi tersebut berpindah pada
setiap sisi jam yang naik. Hubungan frekuensi yang tepat antara keluaran CLK dan Q
bergantung pada jenis flip-flop tertentu dan konfigurasinya.

Universitas Indonesia 2023