KELOMPOK 5
• RIZKI DWI W. (19050874063)
• M. ILHAM (19050874064)
• RAMADHAN FAJAR(19050874065)
• DICKY SATYA P. (19050874066)
COUNTER
11.3 GAMBAR RIPPLE COUNTER BINER DENGAN MODULUS KURANG DARI 2N.
11.4.2 RIPPLE COUNTER DALAM BENTUK IC
RIPPLE COUNTER YANG DIBAHAS YAITU BERSIFAT ASINKRON KARENA BERBAGAI FLIPFLOP
YANG TERDIRI DARI PENCACAH TIDAK DIHITUNG SECARA BERSAMAAN DAN SINKRON DENGAN
PULSA CLOCK.
TABEL 11.7, JIKA OUTPUT DALAM STATUS LOGIKA '0' DAN DIINGINKAN UNTUK
BERALIH KE STATUS LOGIKA '1' SAAT TERJADINYA PULSA CLOCK, INPUT J HARUS DALAM
STATUS LOGIKA '1' DAN INPUT K DAPAT BERUPA STATUS LOGIKA '0' ATAU LOGIKA '1'. INI
BENAR KARENA, UNTUK TRANSISI '0' KE '1', ADA DUA KEMUNGKINAN KONDISI MASUKAN
YANG DAPAT MENCAPAI HAL INI. INI ADALAH J = 1, K = 0 (MODE SET) DAN J = K = 1 (MODE
BERALIH), YANG SELANJUTNYA MENGARAH KE J = 1 K = X (BAIK 0 ATAU 1). ENTRI LAIN
DARI TABEL EKSITASI DAPAT DIJELASKAN PADA BARIS SERUPA. DALAM KASUS D FLIP-
FLOP, INPUT D SAMA DENGAN STATUS LOGIKA DARI STATUS BERIKUTNYA YANG
DIINGINKAN. INI BENAR KARENA, DALAM KASUS FLIP-FLOP D, INPUT D DITRANSFER KE
OUTPUT SAAT TERJADINYA PULSA CLOCK, TERLEPAS DARI STATUS LOGIKA SAAT INI DARI
OUTPUT Q.
11.11.2 DIAGRAM TRANSISI KEADAAN DIAGRAM