Nama : Nafisyah Apriani

NIM : 1707111439
Program Studi : Teknik Elektro S1
Mata Kuliah : Elektronika Analog

Dual Slope A/D Converter

1. Sumber Boise State University (ECE614 -Advanced Analog IC Design
Presented by Antonio Oblea May 19, 2008)
Integrasi ADC juga dikenal sebagai ADC ramp dan slope. Dalam kasus apa pun,
konversi didasarkan pada integrasi tegangan, baik tegangan referensi atau tegangan referensi
dan tegangan input. Ada yang berbeda dari ADC terintegrasi, single-, dual-, triple-slope, dan
lainnya. Ditambah dengan “slope”, kemiringan tunggal, ganda, tiga, dll. Menambahkan
"kemiringan" yang lain, meningkatkan akurasi pada biaya waktu konversi. Mengintegrasikan
ADC sebagian besar digunakan dalam aplikasi dan perangkat sensor seperti voltmeters dan
ammeters, di mana presisi dinilai lebih cepat.
Ada 2 Slop ADC yaitu Single slope ADC dan Dual Slop ADC. Pada tugas ini saya
akan membahas mengenai Dual slop ADC.
 Operasi dual-slope berbeda dari single-slope pada VC yang sekarang dibandingkan
dengan ground dan dua voltase, VREF dan vINare terintegrasi. Awalnya, input negatif
terhubung ke integrator, sambil meningkatkan VC hingga counter overflows. Karena nilai
negatif diintegrasikan pada input pembalik, output integrator akan selalu positif dan lebih besar
dari nol, sehingga penghitung akan terus berlanjut hingga meluap, yang terjadi pada siklus
2Nclock (= T1).
Setelah sakelar overflow, VREF terintegrasi; pada saat yang sama, logika kontrol
memicu reset untuk menghapus penghitung. Penghitung sekarang mulai memeriksa berapa
banyak siklus jam yang diperlukan untuk meningkatkan VCdown ke nol. Persamaan (5)
memberikan nilai VC untuk periode waktu ini, T2. Catatan, persamaan (5) negatif karena
VREF ada pada input pembalik; ini berarti integrator sekarang turun.
Nilai VCafter T2 akan menjadi jumlah dari VC1 dan VC2, dan seperti yang
ditunjukkan oleh ilustrasi, itu harus nol.
Berikut adalah Rangkaian Dual Slope ADC menggunakan aplikasi LTSpice
 Skema diatas menunjukkan implementasi ADC dual-slope mengintegrasikan.
Pada dasarnya berperilaku seperti yang dijelaskan sebelumnya, hanya dengan beberapa
penyesuaian kecil. Pertama, overflow dimodelkan sebagai sumber daya tegangan
berdenyut daripada menambahkan DFF lain di konter. Setelah 1us (atau siklus
2Nclock), ia beralih dari input negatif (perhatikan bahwa inputnya ada di terminal ‘in-
SS / H) ke VREF positif. Seperti dalam implementasi lereng tunggal, penghitung tidak
diatur ulang oleh logika kontrol; sebagai gantinya, logika kontrol menghentikan
penghitung dan pada interval waktu yang telah ditentukan (dalam kasus ini 2us),
VSAMP mereset penghitung, mengunci output dan mengatur ulang VC ke nol.

Bentuk gelombang menunjukkan input analog dan output ADC. Perhatikan ada
penundaan pada output, VADC. Ini karena waktu tambahan yang diperlukan untuk VC
untuk naik dan turun.
 2. Sumber My Analog Wiki
Dual-Slope ADC (atau varian) adalah jantung dari banyak voltmeter
digital paling akurat. Arsitektur ini memiliki beberapa karakteristik yang
berguna: hanya beberapa komponen presisi yang diperlukan karena sebagian
besar sumber kesalahan dibatalkan, dapat dikonfigurasi untuk menolak
frekuensi noise tertentu seperti 50Hz atau 60Hz line noise, dan tidak sensitif
terhadap noise frekuensi tinggi.

Gambar struktur Dual Slop SDC

Konverter beroperasi dengan menerapkan tegangan input yang tidak diketahui
ke integrator untuk periode waktu yang tetap (disebut "runup"), setelah itu tegangan
referensi yang diketahui, dari polaritas berlawanan dengan input, diterapkan ke
integrator (disebut "rundown"). Dengan demikian, tegangan input dapat dihitung dari
tegangan referensi dan rasio jadwal untuk menjalankan kali:

Gambar Gelombang Output

Dengan inspeksi, keakuratan konverter kemiringan ganda tidak terpengaruh
oleh toleransi sebagian besar komponen:

Resistor dan toleransi kapasitor integrator akan memengaruhi kemiringan

output, tetapi itu akan memengaruhi runup dan rundown secara merata.
Kesalahan dalam timebase yang digunakan untuk mengatur waktu runup dan
mengukur waktu rundown akan mempengaruhi kedua kali sama.
Tegangan referensi memang perlu akurat, karena secara langsung
mempengaruhi pengukuran. Sumber kesalahan lainnya adalah penyerapan dielektrik
pada kapasitor integrator, sehingga polypropylene atau polystyrene sangat ideal, dan
aluminium elektrolit tidak sesuai.

Gambar di atas menunjukkan respons frekuensi dari ADC dual-slope. Input

sampel untuk interval waktu tetap (runup), tegangan pada awal runup memiliki banyak
pengaruh pada hasil sebagai tegangan pada akhir runup. Ini kadang-kadang disebut
"rata-rata gerbong", dan memiliki efek menolak gangguan (kebisingan) yang terjadi
pada frekuensi 1 / T, 2 / T, 3 / T, dll. Waktu integrasi 200ms sesuai dengan 10 siklus
50Hz noise, dan 12 siklus noise 60Hz, jadi ini sering dipilih sebagai waktu runup
karena menolak noise line di negara mana pun di dunia.
Skema LTSpice
 Simulasi menambahkan derau saluran 60Hz ke tegangan input DC. Beberapa
case dijalankan oleh .step directive - input voltage 1V, 2V, 3V, 4V 5V, dan beberapa
fase berbeda dari noise line 60Hz. Karena waktu runup 200ms adalah bilangan bulat
dari siklus 60Hz, noise jatuh ke nol dalam respons frekuensi dan waktu rundown tidak
terpengaruh, terlepas dari fase. Ubah frekuensi menjadi 62,5Hz, yang berada pada
puncaknya dalam respons frekuensi: