BAB V
SHIFT REGISTER
Register adalah rangkaian Flip Flop yang dapat dipakai untuk menyimpan dan
mengolah informasi dalam bentuk Biner. Pada dasarnya Shift Register adalah suatu
rangkaian logika yang dapat digunakan untuk menyimpan informasi digital bersifat
sementara.
Suatu Shift Register terdiri dari satu atau lebih Flip Flop yang dihubungkan
sedemikian rupa sehingga dapat menerima Data, menyimpan Data dan mengeluarkan
Data ke rangkaian lain. Contoh sederhana penggunaan Shift Register adalah pada
Kalkulator. Jika kita menekan angka 246 pada Kalkulator, Angka 2 kita tekan maka
muncul Angka 2 disebelah kanan, lalu kita tekan Angka 4 lalu muncul angka 4 sebelah
kanan dan angka yang pertama akan bergeser ke kiri dan seterusnya untuk angka 6.
Suatu Shift Register yang terdiri dari n Flip Flop dapat menyimpan sebanyak n Bit
Data. Banyaknya kata/Bit yang dapat disimpan, tergantung dari banyaknya Flip Flop
dalam Register. Satu Flip Flop dapat menyimpan satu Bit, sehingga bila menyimpan
informasi 4 Bit maka dibutuhkan 4 Flip Flop.
Shift Register mempunyai kemampuan untuk menggeser Data satu Bit ke kiri atau
ke kanan setiap mendapat satu pulsa Clock.
Dengan menggunakan 4 buah D Flip Flop kita dapat membuat Register Geser seri 4 Bit
seperti gambar dibawah.
V-1
Mt. Kuliah Rangkaian Digital
Prodi Teknik Komputer
Fakultas Teknik
UMAHA Sidoarjo
Tekan SW-A sehingga sehingga terhubung dengan +5V (Logika High), perhatikan
Indikator A menyala (Logika High), Clock berikutnya akan menggeser logika High dari
Indikator A ke Indikator B dan pada saat yang bersamaan Indikator A akan diisi sesuai
dengan data yang dimasukkan. Jika SW-A masih terhubung dengan +5V, maka
Indikator A akan selalu berlogika High. Jika SW-A terhubung dengan Ground (Logika
Low), maka Indikator A berlogika Low, Clock berikutnya akan menggeser Logika Low
dari Indikator A ke Indikator B.
Tabel 5.1 Tabel Kebenaran Register Geser 4 Bit
Data Clock ke A B C D
1 0 0 0 0 0
1 1 1 0 0 0
1 2 1 1 0 0
1 3 1 1 1 0
0 4 0 1 1 1
0 5 0 0 1 1
1 6 1 0 0 1
1 7 1 1 0 0
0 8 0 1 1 0
1 9 1 0 1 1
0 10 0 1 0 1
V-2
Mt. Kuliah Rangkaian Digital
Prodi Teknik Komputer
Fakultas Teknik
UMAHA Sidoarjo
Suatu Rangkaian Register yang dapat menggeser Data satu Bit ke kiri setiap
mendapat 1 pulsa Clock.
b. Shift Right Register :
Suatu Rangkaian Register yang dapat menggeser Data satu Bit ke kiri setiap
mendapat 1 pulsa Clock.
c. Shift Left/Right Register :
Suatu Rangkaian Register yang dapat menggeser Data satu Bit ke kiri atau ke kanan
setiap mendapat 1 pulsa Clock, tergantung pada level logika yang diberikan pada
Mode Input.
Register SISO dikemas dalam kemasan IC 74LS91 (8 Bit Serial In Serial Out).
Register SISO dibedakan menjadi :
SRR (Shift Right Register/Register Geser Kanan).
SLR (Shift Left Register/Register Geser Kiri).
Pada Register SISO dapat ditambahkan Rangkaian Shift Control Register yang
berfungsi sebagai SRR dan SLR.
Jika SC=0, maka input geser kanan akan aktip. Keluaran NAND diumpankan ke
Input DFF1 dan setelah Clock, maka informasi diteruskan ke Output dan Output
Q1 terhubung langsung ke Output DFF2 berikutnya sehingga dengan proses ini
terjadi pergeseran ke kanan.
Tabel 5.3 Tabel Kebenaran Pergeseran Kekanan dengan Input 1101
Data Input Clock ke Q1 Q2 Q3 Q4
0 0 0 0 0 0
1 1 1 0 0 0
1 2 1 1 0 0
0 3 0 1 1 0
1 4 1 0 1 1
Jika SC=1, maka akan mengaktipkan input geser kiri. Keluaran NAND masuk
ke Input DFF4 dan setelah diberi pulsa Clock informasi akan dikeluarkan
melalui Q4 dan keluaran Q4 dihubungkan ke input DFF3, keluaran DFF3
dimasukkan ke DFF berikutnya sehingga dengan demikian terjadi pergeseran
informasi Bit kea rah kiri.
Tabel 5.4 Tabel Kebenaran Pergeseran Kekiri dengan input 1101
Data Input Clock ke Q1 Q2 Q3 Q4
0 0 0 0 0 0
1 1 0 0 0 1
1 2 0 0 1 1
0 3 0 1 1 0
1 4 1 1 0 1
V-5
Mt. Kuliah Rangkaian Digital
Prodi Teknik Komputer
Fakultas Teknik
UMAHA Sidoarjo
V-6
Mt. Kuliah Rangkaian Digital
Prodi Teknik Komputer
Fakultas Teknik
UMAHA Sidoarjo
secara parallel pada Input D-FF (D1, D2, D3 dan D4) dan Data akan
dikeluarkan secara parallel pada QD, QC, QB dan QA setelah mendapat pulsa
Clock dari 0 ke 1.
Tabel 5.5 Tabel Kebenaran Register PIPO
Clock ke D1 D2 D3 D4 QD QC QB QA
0 1 1 0 1 0 0 0 0
1 1 1 0 1 1 1 0 1
2 1 0 0 1 1 0 0 1
3 0 0 0 1 0 0 0 1
V-8