6.2.

3 Logika Pass-Transistor

Pass-Transistor Dasar-dasar

Yang populer dan luas-digunakan untuk melengkapi CMOS alternatif adalah lewat logika
transistor, yang akan mencoba untuk mengurangi jumlah transistor dibandingkan
diperlukan untuk menerapkan logic oleh memungkinkan-ing masukan utama untuk drive
terminal pintu gerbang serta sumber/mengurangi terminal [Radhakrishnan85]. Ini berbeza
dengan logika yang kita telah mempelajari keluarga sejauh ini, yang hanya mengizinkan
masukan utama untuk drive terminal pintu gerbang dari MOSFETS.
Gambar 6.33 menunjukkan pelaksanaan dan
Cara yang dibangun fungsi, dengan hanya menggunakan B
NMOS tran-
Sistors. Di pintu gerbang ini, jika input B yang tinggi, Seb
bagian atas transis- uah
Gambar 6.33 Lewat penerapan
transistor dan pintu gerbang.

Tor telah diaktifkan dan menyalin output yang ke input F. B

Ketika B adalah rendah, bagian bawah terjadi transistyar telah F = AB
diaktifkan
Dan mengirimkan sebuah 0. Saklar didorong
oleh B nampaknya 0
Redundant sekilas. Kehadiran mereka sangat penting
untuk memastikan bahwa pintu gerbang adalah, ini
adalah bahwa statis low-imped-jalur signifikans ada
dengan penyediaan rel di bawah semua circum
kedudukan-, atau, dalam kasus tertentu,
ketika B adalah rendah.
Janji pendekatan ini adalah bahwa transistor yang lebih sedikit yang diperlukan untuk
melaksanakan fungsi yang diberikan. Misalnya, pelaksanaan dan pintu gerbang dalam
Gambar 6.33 memerlukan 4 tran-sistors (termasuk papan inverter diperlukan untuk
semudah membalikkan B), sementara saling melengkapi mensupport perpindahan-
mentation CMOS akan memerlukan 6 transistor dibandingkan. Penurunan jumlah
perangkat memiliki keuntungan tambahan dari capacitance lebih rendah.
Sayangnya, seperti didiskusikan sebelumnya, sebuah perangkat NMOS efektif di
melewati 0 tetapi miskin di menarik suatu node untuk Vdd. Bila terjadi meruntuhkan
transistor node yang tinggi, output
Hanya mengisi VHH -VTn. Kenyataannya, situasi yang memburuk dengan fakta bahwa
pengalaman perangkat efek tubuh, seperti ada sumber yang signifikan-untuk -tegangan
tubuh saat menarik tinggi. Mencermati kasus bila terjadi transistor yang sedang diisi ke
atas suatu node dengan
Pintu gerbang dan mengurangi terminal yang disetel pada Vdd. Biarkan sumber NMOS
transistor yang lulus diberi label x. Node x akan mengisi daya hingga VHH-VTn(Vx):
V =V
X Hh
-V Tn0
+  2 F
+ V -
X
2
F
 (6,24)
260 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Contoh berayun untuk melewati Tegangan 6,9 sirkuit transistor dibandingkan

Asumsi dari 2.5V voltase catu daya, respon sementara dari Gambar 6.34 menunjukkan output dari
sebuah NMOS naik pengisian daya (di mana tegangan terkuras di VHH dan pintu gerbang
tegangan di adalah ramped dari 0V untuk VHH). Menganggap bahwa node mula-mula x 0.
Perhatikan juga bahawa jika dalam hampir habis,
3.0

Dalam
Dalam
Keluar
1,5m/m 2.0
V X

Voltase, V
Hh X
Keluarm/m
0,5m/m
1.0

0.00 0.5 1 1.5 2

Waktu, ns

Gambar 6.34 respons sementara pengisian ke atas suatu node menggunakan

sebuah N Anda. Perhatikan ekor lambat setelah sebuah respon cepat awal.

Node x adalah dalam sebuah negara impedansi tinggi (tidak didorong ke salah satu rel
menggunakan path perlawanan rendah). Transistor tambahan dapat ditambahkan untuk
menyediakan jalan untuk GND, tetapi untuk diskusi ini, sirkuit sederhana yang mencukupi.
Perhatikan bahwa output mengisi dengan cepat pada awalnya, tetapi telah ekor lambat. Hal
ini disebabkan oleh fakta bahwa drive (pintu gerbang ke voltase sumber) mengurangi
Secara signifikan sebagai pendekatan keluar-pasang VHH-VTn dan tersedia saat ini untuk
mengisi daya ke atas node x mengurangi secara drastis. Perhitungan tangan menggunakan
Eq. (6,24), menghasilkan sebuah tegangan output dari 1,8 V, yang datang dekat dengan nilai
simulasi.

Peringatan:
Contoh di atas menunjukkan Lewat pintu gerbang transistor yang tidak
bahwa necting output dari pintu dapat terpancar oleh con-input pintu gerbang
gerbang berhasil untuk yang lain terjadi transistor. Ini adalah
Diilustrasikan pada Gambar 6.35a, di mana output dari M1 (node x) drive pintu gerbang
orang lain
Perangkat MOS. Node x dapat mengisi daya hingga VHH-talangi penurunan ekspor V1. Jika node C rail
untuk rail ayunan, node Y hanya mengisi tegangan pada node x - VTn2, yang bekerja keluar untuk VHH-VTn1-
talangi penurunan ekspor V2. Gambar 6.35b pada sisi lain telah output dari M1 (X) mendorong junction
dari M2, dan ada
Hanya satu daftar tarik ambang batas. Ini adalah dengan cara yang benar dari cascading
melewati pintu gerbang.
B
S
eb X B C
ua S
h eb
ua X Y
M1 h Kel
uar

M
Y 1 M2

M
Keluar
2 Ayunan pada Y = VHH-
 talangi penurunan
ekspor V1
Y=V TnTn2
(b)
(a)
Gambar 6.35 Lulus output transistor (Ditiriskan/Sumber terminal) tidak drive pintu gerbang lain
terminal untuk menghindari beberapa ambang batas turun.
Desain CMOS 6.2Static bagian 261

Contoh 6.10 VTC dari pintu gerbang dan transistor yang lulus
Tegangan mentransfer curve dari sebuah lewat pintu gerbang transistor yang menunjukkan
kemiripan kecil untuk complemen-tary CMOS. Pertimbangkan dan pintu gerbang
ditunjukkan dalam Gambar 6,36. Mirip dengan melengkapi
, VTC CMOS dari logika transistor yang terjadi adalah yang bergantung pada data. Untuk
kasus ketika B = VHH, bagian atas transistor yang terjadi adalah diaktifkan , sedangkan di
bagian bawah salah satu dimatikan . Dalam hal ini, output hanya mengikuti sebuah
input hingga input adalah cukup tinggi untuk menonaktifkan bagian atas (misalnya,
transistor yang lulus
Mencapai VHH-VTn). Mencermati kasus berikutnya saat =VHH, dan B membuat sebuah transisi
dari 0 
1. Sejak papan inverter mempunyai ambang batas dari VHH/2, bagian bawah transistor yang
terjadi adalah diaktifkan sampai kemudian dan keluar-put adalah dekat dengan nol. Setelah
bagian bawah transistor yang lulus dimatikan , output berikut input yang B minus ambang
batas yang menurun. Perilaku serupa diamati ketika kedua input A dan B transisi dari 0 1.
Perhatikan bahwa dispenser lewat pintu gerbang transistor yang tidak disebut
regenerative. Sinyal secara bertahap degrada sekuritas <-akan dirayakan setelah melewati
beberapa tahap berikutnya. Hal ini dapat reme-mati oleh memasukkan sebuah CMOS di
mana berlakunya papan inverter. Dengan bergabungnya sebuah papan inverter dalam path
sinyal, VTC mirip dengan salah satu pintu gerbang CMOS.

1,5m/m
2.0
0,5m/m B=VHH, SEBUAH = 0VHH
Vkeluar ,

B
V

Sebuah
0,5m/m 1.0
B F = AB
Sebuah=Vhh, B = 0V HH
Sebuah= B =
0 0VHH
0,5m/m
0.0
0.0
1.0 2.0 Vdi, V

Gambar 6.36 Karakteristik Transfer tegangan untuk lewat pintu gerbang dan transistor dari Gambar
6.33.

Lewat transistor dibandingkan memerlukan energi switching lebih rendah untuk

mengisi daya ke atas suatu node karena ke tegangan berkurang berayun. Untuk lulus
sirkuit transistor dalam Gambar 6.34 menganggap bahwa mengurangi
Tegangan pada VHH dan pintu gerbang transisi tegangan untuk Vdd. Biaya node output dari
0V untuk VHH-VTn (menganggap bahwa node x mula-mula di 0V) dan energi yang diambil
dari catu daya untuk mengisi daya output dari transistor yang berhasil diberikan oleh:
V -V
T T Hh Tn
E = P tdt = V Saya tdt = V CLdVkeluar = CL V
 
V-V (6,25)

0 1 Hh supply Hh Hh Hh Tn
0 0 0

Sementara sirkuit berpameran melemah berpindah berkuasa, ia mungkin

menghabiskan daya statis ketika output yang tinggi-mengurangi tingkat tegangan
mungkin tidak cukup untuk mematikan transistor PMOS dari inverter CMOS berikutnya.
262 Merancang LOGIKA COMBINATIONAL PINTU Bab 6
GERBANG DI CMOS

Sebuah
Sebu Pass-Transistor
ah F
B Network
B
Sebuah
Inverse
Sebua F
h
Pass-Transistor
B
B Network

(a) Konsep Dasar B B

B B B B
S
Sebuah
e
b
u Se Sebuah F=AB
a bu
h ah Sebuah

B F = AB B F=A+B
Sebuah F =A B

XOR/NXOR
S
e
b
u
a
h Sebuah

B F = AB B F =A +B

Dan/NDAN Atau/ATAU
(b) Contoh lewat jaringan transistor
Gambar 6.37 dan saling melengkapi lewat logika transistor
(CPL).

Differential Lulus Logika Transistor

Untuk Desain kinerja tinggi, sebuah differential lewat logika transistor keluarga, yang
disebut CPL atau DPL, yang sering digunakan. Ide dasar (yang mirip dengan DCVSL)
adalah untuk menerima dan comple benar-benar mentary masukan dan menghasilkan dan
perlengkapan yang berbeda-beda. Sejumlah CPL pintu gerbang (dan/NDAN,
atau/ataupun, dan XOR/NXOR) seperti yang ditunjukkan pada gambar 6.37. Pintu-pintu
gerbang ini pos-sess beberapa properti menarik:

• Sejak circuits adalah differential, yang melengkapi masukan data dan meng-output
selalu tersedia. Walaupun menghasilkan sinyal diferensial yang memerlukan sirkuit
ekstra, differential style memiliki keuntungan bahwa beberapa pintu gerbang
seperti XORs kompleks dan ular beludak dapat direalisasikan secara efisien dengan
jumlah kecil transistor dibandingkan. Lebih jauh lagi, ketersediaan kedua polarities
sinyal setiap meniadakan kebutuhan semudah membalikkan ekstra-ers, seperti yang
sering terjadi dalam CMOS statis atau pseudo-NMOS.
• CPL dimiliki oleh class dari pintu gerbang statis, karena output-menentukan
nodes tersebut selalu terhubung ke Vhh atau GND melalui jalur perlawanan yang
 rendah. Ini adalah bermanfaat untuk ketahanan kebisingan.
• Dengan desain yang sangat modular. Efek dalam, semua pintu gerbang
menggunakan topologi yang sama. Hanya input sudah permutated. Ini akan
membuat rancangan pustaka dari pintu gerbang sangat sederhana. Pintu gerbang
yang lebih kompleks dapat dibangun oleh cascading standar modul transistor yang
lewat.
Desain CMOS 6.2Static bagian 263

Contoh 6.11 Empat input-Ndan dalam CPL

Mempertimbangkan pelaksanaan empat-masukan dan/Ndan pintu gerbang menggunakan
CPL. Berdasarkan pada asso-ciativity dari operasi dan boolean [sebuah·B·C·D =
(Sebuah·B)·(C·D)], dua tahap pendekatan telah mengadopsi untuk menerapkan pintu gerbang
(Gambar 6,38). Total jumlah transistor dibandingkan di pintu gerbang (termasuk buffer
akhir) adalah 14. Ini adalah secara substansial lebih tinggi dari sebelumnya dibahas pintu
gerbang. Faktor ini, digabungkan dengan persyaratan routing yang rumit, membuat gaya
sirkuit ini khususnya tidak efisien untuk pintu gerbang ini. Salah satu harus, namun,
menyadari fakta bahwa struktur secara bersamaan mengimplementasikan dan dan ndan
fungsi, yang mungkin mengurangi tran-sistor jumlah sirkuit secara keseluruhan.

B B
Se
bua Kel
B h uar C D
Se
bu
ah
B X
X X
Se
bu
X Y ah
B X Y
Kel
X uar
D D
X Y
C Y

X Keluar

D Y
Seb Kelua
B uah r C D C
D Y
Gambar 6.38 Layout dan input empat pelajari skema pengawatan ndan pintu gerbang-menggunakan
CPL (tahap inverter akhir dihilangkan). Lihat juga Colorplate 9.

Dalam rangkuman, CPL adalah secara konseptual sederhana dan logika modular
style. Applicability yang sangat tergantung pada fungsi logika untuk diimplementasikan.
Ketersediaan XOR sederhana dan juga dari kemudahan penerapan beberapa pintu
gerbang tertentu akan membuat struktur-struktur untuk menarik seperti ular beludak
penambah dan. Beberapa sangat cepat dan efisien implemen-tations telah dilaporkan
dalam domain aplikasi yang [Yano90]. Ketika mempertimbangkan CPL, desainer tidak
mengabaikan perutean implisit overhead dari sinyal yang saling melengkapi, yang jelas
dalam tata letak dari Gambar 6.38.

Desain Pass-Transistor yang tangguh dan efisien

Sayangnya, differential lewat logika transistor, seperti single-berakhir lewat logika
transistor, menderita dari penghilangan daya statis dan mengurangi bising marjin, sejak
input tinggi untuk
Sinyal yang-mengembalikan hanya inverter mengisi VHH-VTn. Ada sejumlah solusi
pro-diajukan untuk menangani masalah ini seperti yang diuraikan di bawah ini.
Solusi 1: Pemulihan Tingkat. Solusi yang sama dengan tegangan drop masalah ini
dengan menggunakan tingkat pemulih, yang adalah satu PMOS dikonfigurasi dalam path
umpan balik (Gambar 6.39). Pintu gerbang PMOS terhubung ke perangkat output dari
papan inverter, mengurangi
Terhubung pada input dari papan inverter dan sumber untuk Vdd. Menganggap bahwa
node X adalah di 0V
(keluar adalah di VHH dan Mr dimatikan ) dengan B = VHH dan sebuah = 0. Jika sebuah membuat
sebuah input 0 untuk Vhh peralihan tersebut, Mn hanya mengisi node X untuk VHH-VTn. Ini adalah,
namun, cukup untuk menghidupkan
264 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Output dari papan inverter rendah, memutar pada perangkat umpan balik Mr dan menarik
node X semua
Cara untuk Vdd. Hal ini akan menghapus semua penghilangan daya statis di papan
inverter. Lebih jauh lagi, tidak ada jalan saat ini dapat ada statis melalui tingkat pemulih
dan transistor yang lewat, sejak pemulih hanya aktif pada saat sebuah yang tinggi.
Ringkasan di sirkuit ini, telah keuntungan bahwa semua
Tingkat tegangan adalah sama ada di GND atau VHH, dan tidak ada daya statis lenyap.

Pemulih tingkat V
Hh
V
Hh

Mr
B
M2

Sebuah N
X Keluar

M
1
Gambar 6.39 -Tingkat sirkuit mengembalikan.

Sementara solusi ini adalah menarik dalam ketentuan menghilangkan penghilangan

daya statis, ia menambahkan kerumitan karena sekarang ratioed sirkuit. Masalah yang timbul
selama peralihan node X dari high-ke-rendah. Melalui jaringan transistor yang mencoba untuk
tarik-turun node X sementara tingkat
Pemulih menyempatkan diri untuk sekarang X untuk Vdd. Oleh karena itu, tarik-turun anda
harus lebih kuat daripada tarik-up di perangkat untuk node saklar X dan output. Beberapa
transistor yang berhati-hati sizing adalah perlu
Untuk membuat sirkuit tersebut berfungsi dengan benar. Menganggap notasi R1 untuk
melambangkan setara pada-
Transistor resistensi M1, R2 untuk M2, dan seterusnya. Ketika Rr dibuat terlalu kecil, ianya
mustahil untuk membawa tegangan pada node X di bawah berpindah mengirik--lama papan
inverter. Dengan itu,
Output inverter tidak pernah beralih ke VHH, dan tingkat-genting bagi-transistor ing menyala.
Ukuran ini dapat dirumuskan kembali masalah sebagai berikut: resistensi M dan n m r haruslah
sama seperti yang tegangan pada node X turun di bawah ambang dari papan
inverter, VM = f(R1, R2). Kondisi ini adalah
Cukup untuk menjamin berpindah dari tegangan output Vkeluar untuk VHH dan mematikan
tingkat-memulihkan transistor.
V
Hh

Hh

Mr
B

M2
Sebua X

h=0 Mn Keluar
M 1 Gambar 6.40 Transistor yang dinamis masalah bagi-
tingkat mengembalikan
Circuit.

Contoh 6.12 Sizing dari tingkat Pemulih

Menganalisis sirkuit tersebut secara keseluruhan adalah nontrivial, karena memulihkan
transistor yang bertindak sebagai sebuah umpan-balik Anda. Salah satu cara untuk
menyederhanakan sirkuit tersebut untuk analisis manual adalah untuk membuka loop umpan
balik dan pintu gerbang ke ground dari memulihkan transistor saat menentukan titik
pemindahan (ini adalah andaian yang wajar, sebagai hanya umpan balik menjadi efektif
setelah papan inverter mulai
Desain CMOS 6.2Static bagian 265

Berpindah). Dengan itu, Mr dan Mn membentuk -NMOS"pseudo-seperti konfigurasi",Mtheloadtran- dengan sistor

dan Mn bertindak sebagai tarik-turun untuk GND perangkat. Menganggap bahwa papan inverter M1, M2 adalah kecil
untuk
Memiliki berpindah titik di VHH/2 (m/m danm/m).
Oleh karena itu, node X harus ditarik di bawah VHH/2 untuk menghidupkan dan mematikan inverter Mr.
Ini disahkan dalam Gambar 6.42, yang menunjukkan respon sementara sebagai ukuran
tingkat pemulih bervariasi sambil memelihara ukuran Mn fixed (0,5m/m). Sebagai
Simulasi menunjukkan, untuk ukuran 1,5m/m, node X tidak saja yang boleh bebrought di bawah
Ambang batas switching dari papan inverter dan tidak dapat sw sizing memerlukan perbaikan manajemen akan disajikan
dalam desain berurutan bab. Poin penting untuk
Perhatikan di sini adalah bahwa sizing dari Mr sangat penting untuk fungsionalitas DC, tidak hanya performa!
3.0

2.0
W/Lr = 1.75/0 1.25
Voltase, V

W/Lr = 1.50/0
1.25
1.0
Gambar 14,4 % -respons Temporer
di sirkuit Gambar 6.40. Tingkat
W/Lr = W/Lr = 1.25/0
pemulih yang terlalu besar dapat
1.0/0.25 1.25 menyebabkan evaluasi salah.
0.0 0
100 200 300 400 500
Waktu, psec

Kekhawatiran lain adalah pengaruh tingkat pemulih pada kecepatan switching dari
perangkat. Menambahkan perangkat mengembalikan meningkatkan capacitance pada
node internal X, lambat-ing ke bawah pintu gerbang. Waktu kebangkitan dari pintu
gerbang ini jauh lebih terkena dampak negatif, sejak,
-tingkat memulihkan transistor Mr melawan menurunkan tegangan di node di X sebelum
sedang dimatikan. Pada sisi lain, tingkat pemulih mengurangi waktu kejatuhan, sejak
transistor PMOS, setelah diaktifkan, mempercepat tarik tindakan-up.

Masalah Perangkat 6,5 Sizing dalam Transistor yang Lulus

Untuk sirkuit yang ditunjukkan dalam Gambar 6.40, menganggap bahwa tarik-turun anda
terdiri dari 6 Lulus
Tran-sistors seri di setiap perangkat dengan ukuran 0,5m/m (memasang kembali
transistor Mn). Menentukan batas maksimal W/L size pada tingkat pemulih untuk
fungsionalitas benar transistor.

Suatu modifikasi tingkat-pemulih, yang berlaku di jaringan diferensial dan dikenal

sebagai ayunan-dipulihkan lewat logika transistor, adalah seperti yang diperlihatkan pada
Gambar 6.42. Alih-alih inverter sederhana atau kait setengah pada output dari lewat
jaringan transistor, dua kembali-ke-kembali semudah membalikkan-ers, dikonfigurasi
dalam sebuah cross-ditambah fashion, digunakan untuk pemulihan dan peningkatan
performa tingkat. Masukan yang diberi makan untuk kedua pintu gerbang dan
sumber/mengurangi terminal sebagai dalam kasus lewat jaringan transistor yang
konvensional. Gambar 6.42 menunjukkan XOR sederhana/XNOR pintu gerbang tiga
variabel-variabel , B dan C. Perhatikan bahwa jaringan yang saling melengkapi dapat
mengoptimalkan oleh transistor yang berbagi antara benar dan output yang saling
melengkapi.
 266 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

V V
Hh Hh
V V
Hh Hh
M2 M2
M
Kel
Keluar uar M2 2

Keluar Kel uar

M M
1 1

M
1
M1

Output yang saling melengkapi

NMOS Lewat Jaringan Transistor

C C C C
B B B B

S S
e S e
b e b
S b
u e u
b u
a u a a
a
Masukan yang saling melengkapi h h h h
Pintu gerbang ke sumber dan/mengurangi
Terminal
(b) XOR/XNOR
(a) konsep umum pintu gerbang

Gambar 6.42 Ayunan-dipulihkan lewat logika transistor [Parameswar96].

Solusi 2: Multiple-Threshold transistor dibandingkan. Sebuah solusi teknologi untuk

tegangan-masalah penurunan dikaitkan dengan lewat logika transistor adalah penggunaan
beberapa ambang batas-perangkat. Menggunakan ambang batas nol perangkat agar NMOS
lewat transistor dibandingkan meniadakan sebagian besar dari daftar tarik berusia mengirik,
Dan mengirimkan sinyal yang dekat dengan Vdd. Perhatikan bahwa bahkan jika perangkat
ambang batas tersebut 'Jadilah' untuk
Tepat sama dengan nol, tubuh akibat-akibat perangkat mencegah berayun ke Vdd. Semua
perangkat selain melalui transistor dibandingkan (misalnya, inverter) yang diterapkan
menggunakan ambang batas tinggi standar perangkat. Penggunaan beberapa ambang batas-
transistor dibandingkan adalah menjadi lebih umum, dan
Melibatkan perubahan sederhana untuk aliran proses yang ada.
V
Hh

Nol (atau rendah)-transistor

ambang batas
V
Hh
0V
2,5 V

V 0V Keluar
Hh

2,5 V
Gambar 6.43 konsumsi listrik statis ketika
 menggunakan ambang batas-nol transistor
yang lewat.

Penggunaan nol ambang batas-transistor dibandingkan dapat berbahaya karena

subthreshold sukarang-
Memperoleh uang sewa yang dapat mengalir melalui lewat transistor dibandingkan,
bahkan jika VGS adalah sedikit dibawah VT. Ini ditunjukkan dalam Gambar 6.43, yang
menunjukkan potensi terjadinya menculik dc-jalan saat ini. Sementara path kebocoran ini
adalah tidak kritikal bila perangkat berpindah terus-menerus, mereka melakukan
menimbulkan energi signifikan-overhead ketika sirkuit berarti dalam kondisi siaga.
Desain CMOS 6.2Static bagian 267

C Gambar 6.44 CMOS pintu gerbang

transmisi.
Seb Se
uah B bu
ah B

C
C
(b) representasi simbolik
(a) Circuit

Solusi 3: Transmisi Logika Pintu Gerbang. Yang paling banyak digunakan untuk solusi
menangani masalah-drop tegangan adalah menggunakan transmisi dari pintu gerbang. Ia
membangun pada properti NMOS saling melengkapi dan PMOS transistor dibandingkan:
perangkat NMOS melewati kuat 0 tetapi lemahnya 1, sementara PMOS transistor
dibandingkan melewati 1 tetapi yang kuat lemahnya 0. Pendekatan yang ideal untuk
menggunakan sebuah NMOS untuk tarik-turun dan sebuah PMOS untuk tarik-up. Pintu
gerbang transmisi menggabungkan kedua-dua terbaik anda aroma dengan menempatkan
NMOS secara paralel w perangkatsayake sebuah perangkat PMOS (Gambar 6.44a).
Sinyal kontrol ke pintu gerbang transmisi (C dan C) saling mengisi. Pintu gerbang
transmisi bertindak sebagai dua arah berpindah dikontrol oleh sinyal pintu gerbang C.
Apabila C = 1, kedua MOSFETs adalah pada, sehingga sinyal dapat melewati pintu
gerbang. Singkatnya,

Sebuah = B jika C = 1 (6.26)

Pada sisi lain, C = 0 tempat, baik transistor dibandingkan dalam, menciptakan sebuah
pemutusan sirkuit terbuka antara node A dan B. Gambar 6.44b menunjukkan transmisi
yang umum digunakan-simbol pintu gerbang.
Mempertimbangkan kasus node pengisian daya B untuk Vhh untuk transmisi circu pintu
gerbang dalam pohon ara 6.45a anjungnya berdasarkan kelaliman. Node sebuah didorong
untuk VHH dan pintu gerbang transmisi diaktifkan (C = 1 dan C= 0). Jika hanya
NMOS terjadi -anda hadir node, B mengisi VHH-VTn di mana-NMOS perangkat dimatikan. Namun,
sejak perangkat PMOS ada dan dihidupkan
(VGSp = -VHH), pengisian daya terus semua jalan hingga Vdd. Gambar 6.45b menunjukkan kasus
yang berlawanan, ini adalah menghilangkan kebekuan node B untuk 0. B pada awalnya adalah
di Vhh ketika node sebuah digerakkan rendah. Dalam
Transistor PMOS oleh sendiri hanya dapat tarik ke bawah node B untuk VTp di mana ia dimatikan .
Perangkat NMOS paralel namun tetap diaktifkan (sejak VGS = VHH) dan node meruntuhkan
B semua jalan untuk GND. Walaupun pintu gerbang transmisi memerlukan dua transistor
dibandingkan dan lebih sinyal kontrol, ia memungkinkan rail-ke-rail berayun.

C = VHH C = VHH
B (awalnya di
0) Sebu B (awalnya di VHH)
Sebuah =
ah =
VHH 0

Gambar 6.45 pintu gerbang

Transmisi
C=0 C=0 Aktifkan rail-ke-rail
berpindah
(a) node pengisian daya B (a) membayar node B
 Pintu gerbang transmisi dapat digunakan untuk membangun beberapa kompleks dengan
sangat efisien pintu gerbang. Gambar 6.46 menunjukkan contoh inverting sederhana input dua
multiplexer. Pintu gerbang ini baik
268 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Memilih Sebuah input atau B berdasarkan nilai sinyal kontrol S, yang setara untuk
melaksanakan fungsi Boolean berikut:

F = SEBUAH S + B S (6.27)

Sebuah implementasi saling melengkapi gerbang memerlukan delapan transistor
dibandingkan daripada enam.
S S
V
Hh

V
S Hh

Kel
uar
M
Sebu
ah 2
S

M1

S
GND

S S
Sebuah B
Gambar 6.46 pintu gerbang Transmisi multiplexer dan tata letak yang.

Contoh lain dari penggunaan efektif dari pintu gerbang transmisi adalah cir XOR-cuit
populer yang ditunjukkan dalam Gambar Rp 6,47. Implementasi lengkap dari pintu gerbang
ini hanya membutuhkan enam transistor dibandingkan (termasuk papan inverter digunakan
untuk generasi B), dibandingkan dengan dua belas transistor dibandingkan diperlukan untuk
implementasi saling melengkapi. Untuk memahami operasi sirkuit ini, kami
Memiliki untuk menganalisa B = 0 dan B = 1 kasus secara terpisah. Untuk B = 1,
transistors M1 dan M2 bertindak sebagai sebuah papan inverter sementara pintu gerbang
transmisi M3/M4 dimatikan; maka F = AB. Ke dalam kasus berlawanan e, M1
Dan M2 dinonaktifkan, dan pintu gerbang transmisi sedang beroperasi, atau F = AB.
Kombinasi kedua dalam fungsi XOR hasil. Perhatikan bahwa, terlepas dari nilai-nilai A dan B,
node F
Selalu mempunyai koneksi ke Vhh atau GND dan dengan itu suatu node impedansi rendah.
Saat merancang static-pass jaringan transistor, sangatlah penting untuk mematuhi peraturan
impedansi-rendah di bawah semua keadaan. Contoh-contoh lain di mana trans-misi-gate logik
ini secara efektif digunakan dengan cepat sirkuit ular beludak dan didaftarkan.
B

B
M
2
Seb
Sebuah F uah
M Gambar Rp 6,47 pintu gerbang XOR
1 M3/M4 transmisi.
B
B
Desain CMOS 6.2Static bagian 269

Performa Logika Pass-Transistor dan Pintu Gerbang Transmisi

Transistor yang lewat dan pintu gerbang transmisi adalah, sayangnya, belum ideal beralih, dan
mempunyai suatu siri perlawanan yang terkait dengannya. Untuk quantify perlawanan,
pertimbangkan sirkuit tersebut dalam Gambar
6.48, yang melibatkan mengisi daya node dari 0 V untuk Vdd. Dalam diskusi ini, kami
menggunakan sinyal-besar definisi resistance, yang melibatkan membagi tegangan yang
melintasi berpindah oleh ditiriskan. Saat Ini Perlawanan yang efektif saklar ini berpedoman
sebagai koneksi paralel dari
Resistances Rn dan Rp -NMOS dan perangkat PMOS, didefinisikan sebagai (VHH
-vkeluar)/Akun dan (VHH -vkeluar)/Akup, masing-masing. Arus-arus lautan melalui perangkat itu jelas
bergantung pada nilai Vkeluar dan mode pengoperasian dari transistor dibandingkan. Selama hampir
habis-untuk-transisi tinggi, lewat transistor dibandingkan menjelajahi melalui beberapa mode
operasi. Untuk
Nilai-nilai rendah Vkeluar, perangkat NMOS sudah jenuh dan perlawanan adalah
(approximated sebagai:
V -V V -V
Kel
Hh Keluar Hh uar
Rn =
------------------------------

SAYA = W 2
K  ----
N V 
V -V -V V - DSAT

N
Kel -------------------
L
N Hh uar Tn DSAT 2 
Hh Keluar

k---------------------------------------------
---------------------------------
NVDD-Vout-VTnVDSAT (6.28)
Perlawanan bahagia, untuk meningkatkan nilai-nilai Vkeluar, dan pendekatan kemahabesaran
ketika Vkeluar mencapai VHH-VTn, ini adalah apabila perangkat menutup pintu. Begitu juga,
kita dapat menganalisis dari perilaku transistor yang PMOS. Ketika Vkeluar kecil, PMOS sudah
jenuh, tetapi ia memasuki
Dalam mode linear pengoperasian untuk Vkeluar mendekati VHH, memberikan yang berikut
(approximated resis-tance:
V -V V -V
Kel
Hh Keluar Hh uar
R
p = ------------------------------ = -------------------------------------------------------------------------- ---------------------------------------------------------
---
2
Saya
V -V 
P keluar HH 
K - V -V V -V -
P Hh Tp
Kelu
ar Hh 2 
1
V
k PV HH-
Tp  (6,29)
Dalam simulasi nilai eq R = Rp || Rn sebagai fungsi V adalah tipu daya dalam Gambar
6.48. Ia dapat mengamati bahwa eq R relatif (8k dalam kasus tertentu).
Hal yang sama
Benar dalam instance desain lain (misalnya, bila membayar CL). Ketika menganalisis
trans-misi-jaringan pintu gerbang, menyederhanakan anggapan bahwa saklar selalu nilai
resistive adalah karena itu dapat diterima.

Masalah 6.6 Setara Resistance Selama Listrik Statis

Menentukan perlawanan setara oleh untuk simulasi yang tinggi dari sebuah transmis
transisi rendah-siryon pintu gerbang (ini adalah, menghasilkan rencana yang mirip dengan
yang ditampilkan dalam gambar 6.48).
 Pertimbangan penting adalah penundaan dikaitkan dengan rantai dari pintu gerbang
transmisi. Gambar 6,49 menunjukkan sebuah rantai n pintu gerbang transmisi.
Konfigurasi yang sering terjadi dalam pusingan seperti ular beludak multiplexors atau
mendalam. Menganggap bahwa semua pintu gerbang transmisi telah dihidupkan dan
langkah yang diterapkan pada input. Untuk menganalisa delay propagasi dari hal ini
270 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI
CMOS Bab 6

30

R 2,5 V
N Rn
R
Resistance, ohm

20 P V
2,5 V Keluar

Rp
0V
10
Rn || Rp

0
0.0 1,0 V ,V 2.0
Keluar
Gambar 6.48 Disimulasikan setara resistansi pintu gerbang transmisi untuk low-ke-transisi tinggi
(Untuk (W/L)n = (W/L)p = 0.5m/m). Respons yang sama untuk perlawanan secara
keseluruhan adalah diperoleh untuk high-ke-transisi rendah
Jaringan, pintu gerbang transmisi diganti oleh setara resistances mereka eq R. Ini pro-
duces jaringan dari Gambar 6.49b.
Penundaan jaringan transmisi n pintu gerbang dalam urutan dapat diperkirakan
menggunakan Elmore Aproksimasi hubungan (lihat Bab 4):
N
Ka Nn + 1
nci
T  ng
V
P N
= 0.69
 CR
Eq
K = 0.69CR
Eq2
------------------- (6.30)
K=0
2
Ini berarti bahwa delay propagasi bersifat proporsional sesuai untuk n dan
meningkatkan dengan cepat dengan jumlah switch dalam rantai tersebut.
2.5 2.5 2.5 2.5
V V V
Vsay
Sa
Say ya
Dalam V1 a-1 a +1 N-1 Vn

C C C C C
0 0 0 0
(a) rantai dari pintu gerbang
transmisi

R R R R
Eq Eq Eq V V Eq
Sa
Dala Vsa ya
+1 N-1
m V1 ya Vn

C C C C C

(b) Setara jaringan RC

Gambar 6,49 optimasi kecepatan transmisi di pintu gerbang-jaringan.

Desain CMOS 6.2Static bagian 271

Contoh 6,13 Menunda melalui 16 pintu gerbang transmisi

Pertimbangkan 16 terpancar transmisi berukuran minimum pintu gerbang, masing-masing
dengan resistensi rata-rata 8 k. Node capacitance capacitance terdiri dari dua NMOS dan
perangkat PMOS (junction dan pintu gerbang). Sejak pintu gerbang input sudah dianggap
dapat diperbaiki, tidak ada Miller multipli pendidikan. Capacitance yang dapat dihitung
kurang-lebih 3,6 fF untuk low-ke-tran-sition tinggi. Kelambatan ini diberikan oleh:

n+1 = 0.69 3.6fF8K 

T = 0.69 CR
N
-------------------- 16
16
+ 12,7ns (6,31)
P Eq2 2
Respons transient-untuk contoh khusus ini adalah seperti yang diperlihatkan pada
Gambar 6.50. Dalam simu-halnya delay 2.7ns. Menakjubkan bahwa model RC sederhana
memprediksi penundaan begitu tepat. Ia juga jelas bahwa penggunaan lama berlalu rantai
transistor yang menyebabkan penurunan penundaan yang signifikan.
3.0
Keluar1 Keluar2
Voltase, V

2.0

Keluar16

1.0

Gambar 6.50 Sementara tanggapan

16
Pintu gerbang transmisi terpancar
dalam series.
0.0 0 2 4 6 8 10
Waktu (NS)

Pendekatan yang paling umum untuk berurusan dengan penundaan panjang adalah
untuk memecahkan rantai tersebut dan dengan memasukkan buffer setiap m beralih
(Gambar (6,51). Dengan anggapan delay propagasi
Tbuf untuk setiap buffer, secara keseluruhan delay propagasi dari pintu gerbang-
transmisi/jaringan buffer kemudian dihitung sebagai berikut,
N
Tp = 0.69 ---CR M m + 1 n 
---------------------- + --- -1 T
M Eq 2 M  buf
N (6,32)
= 0.69 Kan N m + 1  ---
---

------

cing
CR + --------- --- -1 T
Eq 2 m Buf

Penundaan yang dihasilkan berpameran hanya sebuah ketergantungan linear pada jumlah
switch n, dalam con-trast ke sirkuit tanpa buffer, yang adalah quadratic di n. Jumlah switch
yang optimal
t
P
Mmemilih antara buffer dapat ditemukan dengan menyetel
Untuk 0, yang
karya turunan m menghasilkan
 Pbuf
Memilih = 1.7 ----------- (6.33)
Eq CR
272 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Jelas, jumlah beralih per tumbuh dengan segmen meningkatkan nilai-nilai tbuf. Dalam
teknologi saat ini, mopt biasanya sekitar 3.
M

R R R R R R
Eq Eq Eq Eq Eq Eq
Dal
am
C CC C C CC C

Gambar (6,51 melanggar transmisi yang panjang rantai pintu gerbang dengan memasukkan
buffer.

Contoh 6.14 Rantai Pintu Gerbang Transmisi

Pertimbangkan 16 sama pintu gerbang transmisi chain. Prekursor yang ditunjukkan dalam
gambar (6,51 dapat diimplementasikan sebagai inverter (daripada dua terpancar inverter).
Dalam beberapa kasus, ia mungkin nec-essary untuk menambahkan inverter ekstra untuk
menghasilkan polaritas yang benar. Dengan anggapan bahwa setiap papan inverter adalah
bahwa NMOS seperti berukuran adalah 0,5m/m danm
/0.25m, Eq. (6.33) memperkirakan bahwa sebuah papan inverter harus dimasukkan setiap 3
pintu gerbang transmisi. Dalam simulasi penundaan saat plac-ing sebuah papan inverter
setiap dua pintu gerbang sama dengan 154 psec transmisi, untuk setiap tiga pintu gerbang
154 psec transmisi, dan untuk empat pintu gerbang 164 psec transmisi. Pemasangan dari
buffering inverter mengurangi penundaan dengan faktor yang hampir 2.

Perhatian: Walaupun banyak gaya sirkuit dibahas dalam bagian sebelumnya sound
sangat menarik, dan mungkin lebih unggul dalam banyak hal CMOS statis, tak satu pun
dari mereka yang memiliki ketangguhan dan kemudahan desain yang melengkapi
CMOS. Oleh karena itu, menggunakan perang antara mereka-ingly dan dengan hati-hati.
Untuk rancangan tidak memiliki area ekstrim, kompleksitas, atau speed con-straints,
saling melengkapi desain yang disarankan CMOS style.

6.3 Desain CMOS Dinamis

Ianya dicatat bahwa logika CMOS statis dengan satu kipas-di- N memerlukan
2N perangkat. Sebuah vari-ety pendekatan dihadirkan untuk mengurangi jumlah
transistor dibandingkan diperlukan untuk mensupport perpindahan perbaikan manajemen
suatu fungsi logika termasuk pseudo-NMOS, terjadi, dsb., logika transistor pseudo-logika
NMOS style hanya membutuhkan N + 1 transistor dibandingkan untuk menerapkan
sebuah N logika input pintu gerbang, namun sayangnya ia telah disipasi daya statis.
Dalam bagian ini, logika alternatif style disebut logika dinamis dikemukakan bahawa
memperoleh hasil yang sama, sementara menghindari konsumsi listrik statis. Dengan
penambahan input jam, ia menggunakan urutan precharge dan evaluasi bersyarat fasa-
fasa.
6.3.1 Logika Dinamis: prinsip-prinsip dasar

Konstruksi dasar dari sebuah (n-ketikkan) pintu gerbang logika dinamis adalah seperti
yang diperlihatkan pada Gambar 6.52a. Dalam PDN (tarik-turun network) adalah
dibangun persis seperti dalam melengkapi CMOS. Opera-
Desain CMOS 6.3Dynamic bagian 273

Sirkuit ini sekuritas <dibagi menjadi dua tahap utama: precharge dan evaluasi, dengan
Operasi-mode ditentukan oleh sinyal jam CLK.
V V
Hh Hh

M
CLK Mp
CLK P

Keluar Keluar

CL
Dalam1 Sebuah

Dalam2 PDN
C

Dalam3 B

M
CLK E CLK Me

(a) n-jaringan jenis (b) Contoh

Gambar 6.52 konsep dasar dari pintu gerbang
yang dinamis.

Precharge
Ketika CLK = 0, node output keluar adalah precharged untuk Vhh oleh transistor

PMOS Mp.
Selama masa itu, mengevaluasi transistor NMOS Me dimatikan, sehingga tarik-turun
path dis-sama mulianya. FET evaluasi menghilangkan segala daya statis yang akan
memakan habis selama periode precharge (ini, aliran akan saat ini statis antara memasok
jika kedua-tarik-turun dan precharge-perangkat diaktifkan secara bersamaan).

Evaluasi
Untuk CLK = 1, transistor precharge Mp dimatikan, dan evaluasi Me telah transistor pada.
Output adalah secara kondisional dibuang berdasarkan pada nilai-nilai input dan tarik-turun
topology. Jika input yang PDN melakukan, kemudian sebuah jalan perlawanan rendah ada
antara keluar dan GND dan output adalah dibuang ke GND. Jika PDN dimatikan,
Nilai precharged tetap disimpan pada output capacitance CL, yang merupakan kombinasi
junction capacitances, sistem perkabelan capacitance, dan capacitance input dari kipas-
keluar pintu gerbang. Selama tahap evaluasi, satu-satunya jalan mungkin antara node
output dan pasokan rail adalah untuk GND. Akibatnya, setelah keluar adalah dibuang, ia
tidak dapat diisi ulang lagi sampai kemudian operasi precharge berikutnya. Masukan-
masukan ke pintu gerbang sehingga membuat paling banyak satu tran-sition evaluasi
selama. Perhatikan bahwa output dapat di negara impedansi tinggi selama masa evaluasi
jika tarik-turun network telah dimatikan. Perilaku ini adalah fundamen-tally berbeda
dengan rekan sejawatnya statis yang selalu memiliki path perlawanan rendah antara
output dan salah satu dari rel daya.
Sebagai contoh, pertimbangkan sirkuit yang ditunjukkan dalam Gambar 6.52b.
Selama precharge
(CLK tahap= 0), output adalah precharged untuk Vhh terlepas dari nilai-nilai input
evaluasi sejak perangkat dimatikan. Selama evaluation (CLK= 1), sebuah jalan
melakukan dibuat
274 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Antara keluar dan GND jika (dan hanya jika) sebuah·B+C adalah benar. Jika tidak,
output tetap di negara precharged Vdd. Fungsi berikut adalah menyadari:

Keluar = CLK + sebuah B + CCLK (6.34)

Beberapa properti penting dapat diambil untuk pintu gerbang logika dinamis:
• Logika fungsi ini dilaksanakan oleh NMOS tarik-turun jaringan. Dalam construc-
dari PDN sekuritas <hasil seperti ini untuk CMOS statis.
• Jumlah transistor dibandingkan (untuk pintu gerbang kompleks) menurun secara
lebih rendah dari dalam kasus statis: N + 2 versus 2N.
• Ia bukan -ratioed. Dalam sizing dari perangkat precharge PMOS tidak penting
untuk real-izing fungsionalitas yang benar dari pintu gerbang. Ukuran precharge
perangkat dapat membuat besar untuk meningkatkan low-ke-waktu transisi tinggi
(tentu saja, dengan biaya untuk high-ke-waktu transisi rendah). Namun begitu, ada
suatu trade-off disipasi daya dengan sejak perangkat precharge yang lebih besar
secara langsung meningkatkan jam penghilangan daya.
• Ia hanya memakan dynamic power. Idealnya, tidak ada jalan saat ini pernah ada
statis antara VHH dan GND. Disipasi Daya secara keseluruhan, namun, dapat jauh
lebih tinggi dibandingkan dengan pintu gerbang logika statis.
• Logika pintu gerbang telah lebih cepat kecepatan switching. Ada dua alasan utama
untuk ini. (pertama jelas) disebabkan oleh mengurangi memuat capacitance
dikaitkan ke bagian bawah jumlah transistor dibandingkan per pintu gerbang dan
single-beban transistor kipas per-dalam. Sec-ond, pintu gerbang dinamis tidak
memiliki hubungan arus pendek, saat ini dan semua pro-vided saat ini oleh tarik-
turun berjalan ke arah mengeluarkan perangkat memuat capacitance.
Rendahnya dan tingkat produksi tinggi VOL dan VOH mudah dikenali
sebagai GND dan VHH dan tidak bergantung pada ukuran transistor. Parameter VTC lain
dramati-cally berbeda dari pintu gerbang statis. Marjin kebisingan dan berpindah ambang
batas telah didefinisikan sebagai takaran statis yang bukan satu fungsi waktu. Untuk bisa
berfungsi, sebuah pintu gerbang dinamis memerlukan urutan precharges secara berkala dan
evaluasi. Analisis statis murni, oleh karena itu, tidak berlaku. Selama periode menilai, tarik-
turun jaringan inverter dinamis mulai melakukan bila
Sinyal input melebihi tegangan ambang batas (VTn) dari NMOS tarik-turun transistor. Oleh
karena itu, tidak masuk akal untuk setel ambang batas switching (VM)
serta VIH dan VIL gerbang setara dengan VTn. Hal ini menterjemahkan ke nilai yang rendah
untuk NML.

Pertimbangan Desain

Dimungkinkan juga untuk menerapkan logika dinamis menggunakan pendekatan gratis, di

mana keluar-pasang node terhubung dengan adanya pre-elektrostatis NMOS untuk GND
transistor, dan evaluasi diimplementasikan dalam jaringan call PMOS. Operasi mirip: selama
precharge, output node dibuang ke GND. Selama evaluasi, output adalah terisi secara
kondisional untuk VDD. Hal ini p-ketikkan pintu gerbang dinamis memiliki kekurangan yang
lebih lambat dari n-ketikkan karena sukarang lebih rendah-mengoyakkan drive pada PMOS
transistor dibandingkan.
Desain CMOS 6.3Dynamic bagian 275

6.3.2 Disipasi Daya dan kecepatan logika yang Dinamis

Keuntungan utama dari dynamic logika menambah kecepatan dan mengurangi area
implementasi. Perangkat yang lebih sedikit untuk melaksanakan suatu fungsi logika
membayangkan bahwa beban secara keseluruhan capacitance lebih kecil. Analisis berpindah
perilaku pintu gerbang telah beberapa keganjilan menarik. Setelah tahap precharge, output
yang tinggi. Untuk sinyal input rendah, tidak ada
Terjadi Pengalih Tambahan. Sebagai hasil, tpLH = 0! High-ke-transisi rendah, pada sisi lain,
memerlukan mengeluarkan output capacitance melalui tarik-turun jaringan.
Oleh karena itu tpHL bersifat proporsional sesuai untuk CL dan arus-tenggelam kemampuan
tarik-turun jaringan. Kehadiran transistor evaluasi melambat pintu gerbang agak, seperti ini
akan memberikan perlawanan seri ekstra. Menghilangkan transistor ini, sementara maupun
fungsinya tidak untuk-diundang, dapat menyebabkan disipasi daya statis dan potensi kerugian
kinerja.
Analisis di atas adalah agak yang tidak adil, karena ia mengabaikan pengaruh pra-
waktu pengisian pada kecepatan switching pintu gerbang. Waktu precharge yang
ditentukan oleh
Waktu yang diperlukan untuk mengisi daya CL melalui PMOS transistor precharge.
Selama waktu ini, logik di pintu gerbang tidak dapat dimanfaatkan. Namun, sangat
sering, secara keseluruhan sistem digital dapat dirancang sedemikian rupa sehingga
waktu precharge bertepatan dengan fungsi-fungsi sistem lain. Misalnya, precharge dari
unit aritmetik dalam sebuah microprocessor dapat bertepatan dengan
Dekode instruksi. Seorang perancang harus aw logika dinamis, dan harus dengan cermat mempertimbangkan pro
dan kontra mengenai penggunaannya, mengambil
Secara keseluruhan sys-tem ketentuan-ketentuan.

Contoh 6.15 sebuah Four-Input Pintu Gerbang Ndan Dinamis

Gambar 6.53 menunjukkan desain dalam empat contoh ndan input dirancang dengan
menggunakan dynamic-cir cuit-style. Karena sifat dinamis pintu gerbang, asal voltage-
mentransfer charac-teristic diverges dari pendekatan tradisional. Seperti yang kita telah
dibahas di atas, kita akan menganggap bahwa berpindah ambang pintu gerbang sama dengan
ambang NMOS tarik-turun transis-tor. Hasil ini dalam marjin kebisingan asimetris, seperti
yang ditunjukkan pada tabel 6.9.
Perilaku dinamis dari pintu gerbang telah disimulasikan dengan rempah-rempah.
Ianya diandaikan bahawa semua input disetel tinggi seperti transisi jam tinggi. Pada
meningkatnya tepi jam, output node dibuang. Respons transient yang dihasilkan adalah tipu
daya dalam Gambar 6.53, dan penundaan propagasi ini dirangkum dalam tabel 6.9. Durasi
Siklus precharge dapat disesuaikan dengan mengubah ukuran PMOS transistor precharge.
Membuat PMOS terlalu besar harus dihindari, walau demikian, karena kedua memperlambat
pintu gerbang, dan meningkatkan kopling kapasitif beban pada jalur jam. Untuk desain
besar, faktor yang terakhir mungkin menjadi sebuah desain utama kekhawatiran sebagai
beban jam dapat menjadi dan sulit untuk drive yang berlebihan.

Tabel 6,9 -dc dan parameter ac dari empat-Ndan dinamis input.

V V T T T
Transistor OH OL PHL PLH Pra
dibandingkan VM NMH NML

6 2,5 V 0V TN 2,5-VTN TN 110 psec 0 nsec Psec/

Seperti yang telah disebutkan sebelumnya, parameter statis waktu tertentu yang tergantung.
Untuk menggambarkan, con-sider ini empat pintu gerbang ndan input dengan semua input terikat
bersama-sama, dan membuat sebagian low-untuk-transisi tinggi. Gambar 6.54 menunjukkan
simulasi transit tegangan output untuk tiga macam
276 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

V
Hh

CLK 2.5
Kelu
Dala ar
m1 Keluar
1.5
Dalam &
Dala
m2 CLK

0.5

Dal
am
3

Kenaikan perbulan 0 0.5 1

Dal
am

4 Waktu, ns
Gambar 6.53 berbentuk skematik dan respons sementara
CLK dari empat input-
Pintu gerbang ndan
dinamis.

Transisi input-untuk 0.45V, langsung dan 0.55V, masing-masing. Di atas, kita telah
mendefinisikan ambang batas switching pintu gerbang yang dinamis sebagai ambang batas
perangkat. Akan tetapi, perhatikan bahwa jumlah oleh yang output tegangan turun adalah
fungsi yang kuat dari tegangan input dan waktu evaluasi yang tersedia. Tegangan kebisingan
yang diperlukan untuk korupsi, sinyal tersebut untuk lebih besar jika waktu evaluasi pendek.
Dengan kata lain, ambang batas switching adalah benar-benar suatu fungsi waktu evaluasi.

Saat mengevaluasi penghilangan daya dari pintu gerbang yang dinamis, ia akan
muncul yang logika dinamis memberikan keuntungan yang signifikan. Ada tiga alasan
untuk hal ini. Pertama, capacitance fisik lebih rendah sejak logika dinamis menggunakan
transistor yang lebih sedikit untuk melaksanakan fungsi yang diberikan. Juga, memuat
dilihat untuk setiap fanout adalah salah satu daripada dua transistor. Sec-ond, logika
dinamis pintu gerbang oleh konstruksi dapat di sebagian besar mempunyai satu per siklus
transisi. Glitching (atau bahaya dinamis) tidak terjadi dalam logika dinamis. Akhirnya,
dynamic gerbang tidak menunjukkan daya sirkuit singkat sejak tarik jalan-up tidak
diaktifkan pada saat pintu gerbang adalah evaluasi.
Sementara argumen-argumen ini adalah benar secara am, mereka mengimbangi oleh
pertimbangan lain: (i) jam kuasa logika dinamis dapat signifikan, khususnya sejak node jam
telah
3.0 1.0 (VG= 0.55) (VG= 0.5)

VG
CLK 0.0
2.0
V
ase, V

Keluar
V
Volt

Keluar Keluar (VG= 0.45) -1.0 0 20 40 60 80 100

Waktu, nsec

Gambar 6.54 akibat hambatan paad input

pada output. Ambang batas pemindahan
tergantung pada waktu untuk evaluasi.
Sebuah hambatan paad lebih besar dapat
diterima jika tahap evaluasi yang lebih kecil.
Dalam contoh ini, membentengi input
selama evaluasi dan tetap tinggi selama
tempoh keseluruhan tinggi.
Desain CMOS 6.3Dynamic bagian 277

Transisi yang dijamin pada setiap siklus jam; (ii) jumlah transistor yang lebih tinggi dari
yang diperlukan untuk menerapkan disetel minimal logik; (iii) jangka pendek daya sirkuit
mungkin ada saat-kebocoran memerangi perangkat ini ditambahkan (seperti yang akan
dibahas lebih lanjut); (iv) dan, yang terpenting, logika dinamis umumnya menampilkan
aktivitas switching lebih tinggi karena precharge secara berkala dan operasi
discharge. Sebelumnya, peluang transisi untuk
Pintu gerbang statis yang ditunjukkan untuk menjadi p0 p1 = p0 (1-p0). Untuk logika
dinamis, output peluang transisi tidak tergantung pada negara (sejarah) dari masukan-
masukan, tetapi sebaliknya pada peluang yang hanya sinyal. Untuk sebuah n-pohon pintu
gerbang dinamis, output membuat 0→1 peralihan selama tahap precharge hanya jika
output adalah istirahat dalam tahap mengevaluasi sebelumnya. Dalam 0→1 peralihan
kemungkinan untuk sebuah n-ketikkan pintu gerbang dinamis dengan itu sama dengan

 =p
01 0 (6.35)
Di mana p0 adalah kemungkinan bahwa output adalah nol. Nomor ini selalu lebih besar atau sama
dengan p0 p1. Untuk sama-sama didistribusikan masukan, peralihan kemungkinan untuk
sebuah N-pintu gerbang input adalah:

N 0
0 1 = ------ (6,36)
N
2
Dimana N0 adalah jumlah entri nol dalam tabel kebenaran dari fungsi logika.
Contoh estimasi Aktivitas 6.16 dalam logika dinamis
Untuk menggambarkan meningkatnya aktivitas pintu gerbang dinamis, sekali lagi
mempertimbangkan 2 pintu gerbang atau input. Sebuah n-pohon implementasi dinamis yang
ditunjukkan dalam Gambar 6.55 bersama dengan gerai travel statis-bagian. Untuk equi-
masukan mungkin, kemudian sebuah 75% kemungkinan bahwa node output dari pintu
gerbang dinamis akan membuang segera setelah fase precharge, yang mengesankan bahwa
Aktivitas pintu gerbang yang sama dengan 0,75 (yaitu Patau= 0,75 CLVdd2fclk). Aktivitas
terkait adalah banyak, 3/16 lebih kecil, untuk implementasi statis. Untuk sebuah pintu gerbang
ndan dinamis, peralihan probabil-ity adalah 1/4 (sejak ada 25% peluang output akan dibuang),
sementara 3/16 untuk implementasi statis. Walaupun contoh ini menggambarkan bahwa aktivitas
switching logika yang dinamis adalah secara umum menguat, harus dicatat bahwa logika dinamis
telah capaci-tance fisik yang lebih rendah. Kedua-dua faktor ini harus dianggap untuk saat
memilih gaya logika.
VHH
VHH

CLK
Sebuah

CL
B
Se
bua
h B Gambar 6.55 atau statis versus
n-ketikkan atau dinamis.
CL
Se
bu
ah B
CLK
278 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Masalah 6.7 Perhitungan Aktivitas

Untuk 4-dinamis input ndan pintu gerbang, menghitung faktor aktivitas dengan assump-sekuritas
<berikut untuk input. Menganggap bahwa masukan-masukan independent dan psebuah = 1 =
0.2, pB= 1 = 0.3, pC= 1 = 0.5, dan pD= 1 = 0.4.

6.3.3 Masalah dalam desain Dinamis

Logika dinamis dengan jelas dapat menghasilkan solusi performa tinggi dibandingkan
dengan sirkuit statis. Namun, ada beberapa pertimbangan penting yang harus diambil kira
jika satu menginginkan sirkuit dinamis untuk berfungsi dengan benar. Termasuk biaya
ini, isilah Sharing (Bagi-Pakai Berkas dan Pencetak kebocoran, backgate (dan secara
umum kopling kapasitif), dan jam feedthrough sambungan. Beberapa isu ini telah disorot
dalam bagian ini.

Mengisi baterai bocor

Operasi pintu gerbang dinamis bergantung pada penyimpanan dinamis nilai output pada
sebuah kapasitor. Jika tarik-turun network adalah off, output idealnya harus tetap pada
pra-
Keadaan terisi Vhh selama tahap evaluasi. Namun, biaya ini secara bertahap bocor
karena aliran kebocoran, akhirnya menghasilkan mengalami gangguan fungsi dari pintu
gerbang. Gambar 6.56a menunjukkan sumber-sumber kebocoran untuk sirkuit inverter
dinamis dasar.
V
Hh
CLK
(4)
CLK M
P (3)
Keluar
(1) C
L
Sebua
h=0 T

M1
V
(2) Keluar Precharge Mengevaluasi

CLK
M
E

(a) sumber-sumber
kebocoran (b) pada waveforms Efek

Gambar 6,56 masalah kebocoran di sirkuit dinamis.

Sumber 1 dan 2 adalah reverse-dioda bias dan ambang batas kecamatan

kebocoran NMOS-tarik-turun anda M1, masing-masing. Perintah disimpan pada CL akan
perlahan-lahan bocor karena sumber-sumber kebocoran ini, dengan anggapan bahwa input
adalah dari nol selama evaluasi. Isilah kebocoran menyebabkan penurunan di tingkat tinggi
(Gambar 6.56b). Sirkuit dinamis karena itu memerlukan laju jam minimal, yang biasanya
pada urutan dari beberapa kHz. Ini akan membuat penggunaan teknik dinamis tidak menarik
untuk produk-produk performa rendah seperti menyaksikan, atau prosesor yang menggunakan
jam renik bersyarat (di mana tidak ada jaminan pada jam minimum bunga). Catatan bahwa
perangkat precharge PMOS juga memberikan kontribusi beberapa saat ini kebocoran
Desain CMOS 6.3Dynamic bagian 279

Karena bias terbalik sumber diode (3) dan komplek penghantaran subthreshold (sumber
4). Untuk tahap tertentu, kebocoran dari PMOS counteracts saat ini, kebocoran, tarik-
turun jalan. Sebagai hasil tegangan output akan ditetapkan oleh pembagi resistive terdiri
dari tarik-turun dan tarik jalan-up.

Contoh Kebocoran 6.17 di sirkuit dinamis

Pertimbangkan inverter sederhana dengan semua perangkat yang disetel pada
0,5m/m. Menganggap bahwa input adalah selama masa evaluasi yang rendah.
Idealnya, output harus tetap di negara precharged
VDD. Namun, sebagaimana terlihat dari Gambar 6.57 output tegangan turun. Setelah output
turun di bawah ambang batas switching dari kipas-keluar pintu gerbang logika, output ini
ditafsirkan sebagai rendah usia volt. Perhatikan bahwa output bersiap untuk tegangan
perantara. Ini adalah karena kebocoran yang disediakan oleh PMOS saat ini tarik-up.
3.0

2.0
Keluar
VV

ag
olt

e,

1.0
Gambar 6.57 Dampak mengisi kebocoran.
(68-7) output ke tegangan peralihan
CLK ditentukan oleh sebuah pembagi resistive-
tarik-turun dan tarik ke perangkat.
0.0 0 10 20 30 40
Waktu, ms

Kebocoran ini disebabkan oleh impedansi tinggi keadaan node output selama
memberikan penilaian khususnya makan mode siaga, bila tarik ke bawah path dimatikan.
Dalam masalah kebocoran van akan counteracted dengan mengurangi impedansi output pada
node output selama evaluasi. Hal ini sering dilakukan dengan menambahkan transistor
bleeder sebagaimana ditunjukkan Gambar 6.58a. Satu-satunya fungsi bleeder-pseudo-NMOS-
seperti tarik-up-perangkat adalah untuk mengkompensasi mengisi hilangnya tarik-turun path
kebocoran. Untuk menghindari rasio masalah yang terkait dengan style sirkit dan dikaitkan
konsumsi daya statis, perlawanan bleeder dibuat tinggi, atau, dengan kata lain, perangkat
dipelihara kecil. Hal ini memungkinkan (Strong) tarik-turun ke perangkat
V
V
Hh Hh

M M bl M M bl

CLK P CLK P

Keluar Keluar

Sebuah Ma Sebuah Ma

B Mb B Mb

Gambar 6.58 bleeders statis

Me(a)
e (b)
CLK CLK M meningkat kadang dapat
menggantikan untuk mengisi daya-
kebocoran.
280 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Turunkan Keluar secara substansial node di bawah ambang batas switching dari papan
inverter. Seringkali, bleeder diimplementasikan dalam konfigurasi umpan balik untuk
menghilangkan daya statis dissipa-(Gambar 6.58sekuritas <b).

Mengisi daya Berbagi

Keprihatinan penting lainnya dalam logika dinamis adalah dampak biaya pemakaian bersama.
Pertimbangkan berkeliling ke Gambar 6.59. Selama tahap precharge, output node precharged
untuk Vdd.
Menganggap bahwa semua input sudah disetel ke 0 selama precharge, dan bahwa
capacitance Ca adalah dis-diisi. Menganggap input yang lebih lanjut B tetap di 0 selama evaluasi,
sementara akan membuatkan input
0  1 peralihan tersebut, memutar transistor M pada. Perintah disimpan pada asalnya pada
kapasitor CL
Adalah didistribusi ulang atas CL dan C. Hal ini menyebabkan penurunan dalam tegangan output,
yang tidak dapat dipulihkan kembali karena sifat yang dinamis, sirkuit.
V
Hh

CLK Mp
Keluar

CL
Sebuah Ma
X

C
a
B=0 Mb

Cb
CLK E
Gambar 6.59 Mengisi Sharing (Bagi-Pakai Berkas dan Pencetak) di
jaringan dinamis.

Pengaruh pada tegangan output benar-benar siap dihitung. Di bawah di atas

assump-
N MENGHUBUNGI RIM DI legalinfo@rim.com., kondisi awal berikut ini
berlaku: Vkeluar(t = 0) = VHH dan VX(t = 0) = 0. Dua skenario harus dipertimbangkan:
1. Vkeluar < VTn - dalam hal ini, nilai akhir dari VX sama VHH -VTn(VX). Isilah
con-servation menghasilkan
CL VHH = CL Vkeluar t+ Csebuah VHH -Vtalangi penurunan

ekspor 
Atau
(6.37)
Sebu
ah

V Kel = V t-V
V Hh -V V 
uar Keluar Hh = ------ Tn X
CL
2. Vkeluar > VTn - Vkeluar dan VX mencapai nilai yang sama:
 V= -V Ca (6,38)
------------------

Hh
Csebuah
Keluar + CL
Mana dari skenario di atas adalah sah ditentukan oleh rasio capacitance. Yang diikat-
Kondisi ary antara dua kasus dapat ditentukan dengan menyetel Vkeluar sama
dengan VTn dalam Eq. (6,38), yang menghasilkan
Desain CMOS 6.3Dynamic bagian 281 sampai

V
Ca Tn
----- = (6,39)
CL V------------------------HH-VTn

Secara keseluruhan, ia yang diharapkan untuk menjaga nilai Vkeluar di bawah |VTp|. Output dari pintu
gerbang dinamis mungkin terhubung ke sebuah inverter statis, yang mana tingkat rendah Vkeluar akan
Menyebabkan konsumsi daya statis. Salah satu keprihatinan utama adalah sirkuit tidak
berfungsi jika tegangan output adalah membawa di bawah berpindah ambang pintu
gerbang ia drive.

Contoh 6.18 Charge-Sharing

Mari kita mempertimbangkan dampak dari isi Sharing (Bagi-Pakai Berkas dan Pencetak)
pada pintu gerbang logika dinamis yang ditunjukkan dalam Gambar 6.60, yang menerapkan
3-fungsi EXOR input y = A B C. Pertanyaan pertama untuk diatasi adalah kondisi apa
yang menyebabkan tegangan yang paling buruk node penurunan y. Untuk kemudahan,
mengabaikan memuat papan inverter, dan menganggap bahwa semua input rendah selama
operasi precharge dan bahwa semua
Node internal terisolasi (V, Vb, Vc, dan Vd) mula-mula di 0V.
Pemeriksaan kebenaran tabel untuk fungsi logika tertentu ini menunjukkan bahwa
output tetap tinggi untuk 4 dari 8 kasus. Perubahan yang paling buruk pada output adalah
diperoleh dengan menyingkap amoun maksimumt -capacitance internal ke node output
selama masa evaluasi. Hal ini terjadi untuk B C atau B C. Voltase yang mengubah kemudian
dapat diperoleh penyamaan sebutannya untuk biaya awal dengan biaya akhir sebagai
dilakukan dengan rumus Eq. (6,38), yang menghasilkan sebuah kemungkinan terburuk
perubahan 30/(30+50) * 2.5V = 0.94V. Untuk memastikan bahwa sirkuit tersebut berfungsi
dengan benar, ambang batas switching dari menghubungkan papan inverter harus
ditempatkan di bawah 2.5- 0,94 = 1,56 V.

Dan yang paling umum pendekatan efektif untuk berurusan dengan mengisi
redistribusi adalah untuk juga precharge node internal kritis, seperti yang ditunjukkan
dalam Gambar 6.61. Sejak internal yang
Node dikenakan untuk Vhh selama precharge, isilah berbagi tidak terjadi. Solusi ini obvi-
ously datang pada biaya area meningkat dan capacitance.

Kopling kapasitif.

Impedansi tinggi dari node output membuat sirkuit tersebut sangat sensitif terhadap efek
crosstalk. Kabel yang diarahkan ke atas node yang dinamis mungkin capacitively
pasangan dan menghapuskan negara dari node mengambang. Satu lagi sama pentingnya
bentuk kopling kapasitif adalah kembali pintu gerbang-(atau output-ke-sambungan)
input.Mempertimbangkan sirkuit yang ditunjukkan dalam Gambar 6.62 di mana dua
dinamis input-Ndan drive pintu gerbang sebuah pintu gerbang ndan statis. Sebuah transisi
di dalam input
V
CLK Hh = 2.5V
Memuat Papan Inverter

Y
S
e
b
u
a
h Cy = 50 fF
Seb
uah
Sebua
Ca = 15 fF h
B
 B B B B Cb = 15 fF

Cc = 15 fF C D
C Cd = 10 fF
Gambar 6.60 contoh yang menggambarkan
C

Isilah efek berbagi dalam logika dinamis.

CLK
282 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

V
Hh

CLK

CLK Mp M bl
Keluar

Sebuah Ma

M
B B

Gambar 6.61 berurusan dengan mengisi daya-sharing oleh

precharging node internal. Sebuah NMOS transistor
CLK Me precharge juga mungkin digunakan, tetapi ini memerlukan
sebuah jam diubah receiver.

Pintu gerbang statis dapat menyebabkan output dari pintu gerbang (KELUAR2) untuk
pergi rendah. Transisi output ini
Pasutri capacitively ke input lainnya dari pintu gerbang, node dinamis KELUAR1,
melalui pintu gerbang-gerbang dan sumber-ditiriskan capacitances transistor-M4.
Simulasi tentang efek ini adalah seperti yang diperlihatkan pada Gambar 6.63, dan
menunjukkan bahwa output dari pintu gerbang dinamis dapat memutus sig-nificantly. Hal
ini dengan lebih lanjut menyebabkan output dari pintu gerbang ndan tidak statis untuk
tutup semua jalan ke bawah untuk 0V, dan sedikit disipasi daya statis. Jika tegangan drop
cukup besar, sirkuit yang dapat mengevaluasi dengan cara yang salah, dan output ndan
tidak boleh pergi rendah. Saat merancang dan meletakkan sirkuit dinamik, perhatian
khusus yang diperlukan untuk mengurangi kopling kapasitif.
V
Hh
V V
Hh Hh

CLK Mp
Kel uar 1 M6 M5

Kel uar 2

Sebu C C
ah =
0 M1 L1 L2
Da
la
m

M4

B=0 M2

M3
Gambar 6.62 Contoh menunjukkan
Efek dari sambungan backgate.
CLK Me

Clock-Feedthrough
Sebuah kasus khusus dari kopling kapasitif adalah jam feedthrough, efek yang
disebabkan oleh capaci-sambungan tive antara jam dari perangkat precharge input dan
output dinamis node. Capacitance sambungan terdiri dari pintu gerbang-ke-ditiriskan
capacitance dari perangkat precharge, dan mencakup kedua-tindih dan saluran
capacitances. Hal ini
Kopling kapasitif cou-pling menyebabkan output dari node dinamis untuk naik di
atas Vhh pada low-ke-transi tinggi-sekuritas <jam, dengan anggapan bahwa tarik-turun
network telah dimatikan. Selanjutnya, puasa naik dan turun tepi pasangan jam ke node
sinyal, seperti yang cukup jelas dalam simulasi dari Gambar 6.63.
Bahaya feedthrough jam adalah bahwa ia dapat menyebabkan (biasanya reverse-
biasnya) junction diodes dari transistor precharge untuk menjadi meneruskan-bias. Hal ini
menyebabkan kulit elektron
Desain CMOS 6.3Dynamic bagian 283

Karena feedthrough jam

3.0

2.0 Dari1
Voltase, V

1.0 CLK Dalam

Dari2 (tidak elektrostatis
untuk gnd)
0.0

-1.0 0
2 4 6 Gambar 6.63 efek feedthrough Jam.
Waktu, ns

Injection ke dalam Substrate edges, yang dapat dikumpulkan oleh node impedansi tinggi
terdekat di 1 negara, akhirnya menghasilkan operasi yang salah. Latchup CMOS
mungkin hasil lain dari injeksi ini. Untuk semua tujuan, kecepatan tinggi sirkuit dinamis
harus simu-halnya dengan hati-hati untuk memastikan bahwa jam efek feedthrough tetap
dalam batas.
Semua pertimbangan di atas menunjukkan bahwa rancangan sirkuit yang dinamis
agak rumit dan memerlukan perawatan ekstrim. Karena itu, hal tersebut seharusnya
hanya dapat mencoba ketika performa tinggi adalah wajib.

6.3.4 Cascading Pintu Gerbang Dinamis

Selain masalah integritas sinyal, ada satu menangkap yang kerapkali muncul utama desain
sirkuit dinamis: mudah cascading pintu gerbang yang dinamis untuk membuat lebih rumit
tidak bekerja. Masalah ini diperlihatkan dengan baik dengan dua terpancar n-ketikkan
dynamic inverter, seperti yang diperlihatkan pada Gambar 6.64a. Selama tahap precharge
(misalnya, CLK = 0),
Output dari kedua inverter adalah precharged untuk Vdd. Menganggap bahwa input
utama dalam membuat 0  1 transisi gambar 6.64(b). Pada meningkatnya tepi jam,
output dari1 mulai dis mengisi ulang. Output yang kedua harus tetap dalam keadaan
precharged Vhh seperti yang diharapkan
Gambar 6,64 seakan
V V V mengalir dari blok tipe n
Hh Hh CLK dinamis.

M M
Dal
CLK P CLK P am
Dari1 Dari2
Dari
1
D
al
a
m
Dari
2
CLK Me CLK Me

(a)
V
Tn

V
T

(b)
284 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Nilai yang 1 (KELUAR1 bertransisi ke 0 selama evaluasi). Namun, ada yang terbatas delay
propagasi input untuk menghilangkan muatan listrik keluar1 untuk GND. Oleh karena itu,
output kedua juga mulai elektrostatis. Selama Keluar1 melebihi ambang batas switching
dari gapura kedua, yang kira-kira sama dengan VTn, sebuah melakukan ada antara dari
path2 dan GND, dan barang-barang berharga mengisi hilang di KELUAR2. Jalan yang
melakukan ini hanya dinonaktifkan setelah keluar1 mencapai VTn, dan
Mematikan NMOS tarik-turun transistor. Daun ini keluar2 di sebuah tegangan menengah
. Tingkat yang benar tidak akan pulih, sebagai dynamic pintu gerbang bergantung pada
kopling kapasitif ruang penyimpanan di kontras dengan pintu gerbang statis, yang
memiliki pemulihan dc. Kehilangan pengisian membawa untuk mengurangi bising marjin
dan kemungkinan mengalami gangguan fungsi.
Luluhlah yang timbul masalah karena output dari setiap pintu gerbang-dan dengan itu
masukan-masukan ke tahap-tahap berikutnya-precharged ke 1. Hal ini dapat menyebabkan
kecerobohan elektrostatis di awal siklus evaluasi. Menyetel semua masukan-masukan untuk 0
selama alamat precharge bahwa kekhawatiran. Ketika melakukan itu, semua transistor
dibandingkan dalam tarik-turun jaringan sudah dimatikan setelah precharge, dan tidak ada
kecerobohan membayar dari kapasitor penyimpanan dapat terjadi selama eval-uation. Dengan
kata lain, operasi yang benar adalah dijamin selama input hanya dapat membuat satu
0 1
2
Selama masa evaluasi transisi . Transistor dibandingkan hanya akan diaktifkan bila
diperlukan, dan paling banyak sekali setiap kitar. Sejumlah gaya rancangan dengan mematuhi
peraturan ini telah mengandung. Dua orang-orang yang paling penting adalah dibahas di
bawah ini.

Logika Domino
Konsep. Sebuah Domino modul logika [Krambeck82] terdiri dari sebuah n-ketikkan logika
dinamis memblokir diikuti oleh sebuah inverter statis (Gambar 6.65). Selama precharge,
output dari n-ketikkan dynamic
Pintu gerbang telah terisi hingga VHH, dan output dari papan inverter disetel ke 0. Selama
evaluasi, pintu gerbang dinamis secara kondisional listrik statik, dan output dari papan
inverter membuat transisi bersyarat dari 0  1. Jika kita beranggapan bahwa semua masukan-
masukan dari sebuah Domino pintu gerbang itu lain output dari
3
Domino pintu gerbang , kemudian ia adalah memastikan bahwa semua input sudah disetel ke
0 pada penghujung fasa precharge,
Dan bahwa transisi hanya evaluasi selama 0  1 tran-sitions. Peraturan yang dirumuskan
dengan itu mendengarkan. Pengenalan inverter statis memiliki keuntungan tambahan yang
kipas-dari pintu gerbang didorong oleh sebuah inverter statis dengan output impedansi rendah,
yang meningkatkan kekebalan kebisingan. Gelang penahan lebih jauh mengurangi capacitance
node output yang dinamis dengan memisahkan dan memuat capacitances internal.
Pertimbangkan sekarang operasi rantai domino pintu gerbang. Selama precharge,
semua input sudah disetel ke 0. Selama evaluasi, hasil-hasil yang pertama Domino
memblokir baik tetap di 0 atau membuat 0  1 transisi, yang mempengaruhi gapura
kedua. Efek ini mungkin riak-melalui seluruh rantai tersebut, satu demi satu, yang mirip
dengan keturunan runtuhnya sederet kartu domino-jadi nama. Domino CMOS properti
berikut:
• Karena setiap pintu gerbang dinamis memiliki inverter statis, hanya logika inverting
dapat mensupport perpindahan-mented. Walaupun ada beberapa cara untuk menangani
hal ini, seperti yang dibahas dalam bagian selanjutnya, ini adalah faktor membatasi
 utama, dan murni Domino disain telah menjadi jarang terjadi.
2
Ini tidak mengendahkan dampak biaya dan distribusi efek kebocoran, didiskusikan sebelumnya.
3
Diperlukan bahwa semua masukan lainnya yang tidak jatuh di bawah klasifikasi ini (misalnya, masukan utama) tinggal selama
evaluasi yang terus-menerus.
Bab 6.3 Desain CMOS Dinamis 285

V V
Hh Hh

M
CLK P CLK Mp

Dari
2
Dari1
Dal
am1
Dal Dal
am2 PDN am4 PDN
Dal
am3

CLK Me CLK E
Gambar 6.65 DOMINO logika CMOS.

• Kecepatan yang sangat tinggi dapat dicapai: hanya tepi meningkat yang ada
penundaan, sementara tpHL sama dengan nol. Papan Inverter dapat kecil untuk
menyesuaikan kipas -out, yang sudah jauh lebih kecil daripada dalam kasus CMOS
statis gratis, hanya sebagai gate tunggal capacitance telah dipertanggungjawabkan
kipas per-keluar pintu gerbang.
Sejak masukan-masukan ke pintu gerbang Domino rendah selama precharge,
memang menggoda elimi-nate transistor evaluasi seperti ini akan mengurangi beban jam
dan meningkatkan tarik-turun drive. Namun, menghilangkan perangkat evaluasi
meluaskan precharge cycle: Pra-pengisian sekarang telah untuk riak-melalui jaringan
logika. Jaringan pertimbangkan logik seperti yang diperlihatkan pada Gambar 6,66, di
mana perangkat evaluasi telah dihapuskan. Jika instance
Input Dalam1 adalah 1 selama evaluasi, output dari setiap pintu gerbang dinamis adalah
0 dan output dari setiap inverter statis adalah 1. Pada tepi jatuh, precharge jam
pengoperasian
Dimulai. Menganggap bahwa dalam1 membuat yang tinggi transisi rendah. Input yang
ke dua
Pintu gerbang ini tially-tinggi, dan ia mengambil dua pintu gerbang
sebelum dalam2 adalah penundaan didorong rendah. Selama masa itu, sec-ond pintu
gerbang tidak precharge outputnya, sebagai tarik-turun, sedang berjuang melawan
precharge jaringan anda. Demikian pula, pintu gerbang ketiga telah menunggu sampai
pintu gerbang kedua precharges sebelum ia dapat mulai precharging, dsb. Oleh karena
itu, masa yang diambil untuk precharge logika yang sama dengan sirkuit jalan kritis.
Negatif penting lainnya adalah penghilangan daya ekstra saat kedua-tarik dan tarik-turun
perangkat berada pada. Oleh karena itu, baik untuk selalu menggunakan perangkat
evaluasi.
Berurusan dengan Non-inverting properti dari logika Domino. Pembatasan utama
dalam logika Domino adalah bahwa hanya logika inverting dapat diimplementasikan.
Persyaratan ini telah

V V V
Hh Hh Hh
CLK

Mp CLK Mp CLK Mp
K eluar1 Kel uar 2 Kel uar
 0->1 N

0->1 0->1

Dala
Dala
m1 Dalam 2 m3 Din

1->0 1->0 1->0 1->0

Gambar 6,66 Efek riak-precharge bila transistor evaluasi adalah dihapus. Juga
sirkuit berpameran penghilangan daya statis.
286 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS Bab 6

Limited Meluasnya penggunaan logika Domino murni. Ada beberapa cara untuk
menangani inverting non-persyaratan logika. Gambar 6.67 menunjukkan satu pendekatan
untuk masalah-
Reorga-nizing logik menggunakan trans boolean sederhana
Unfortu-nately, optimalisasi semacam ini tidak selalu dapat dilakukan, dan lebih skema
umum mungkin harus digunakan.
Domino dan
Se Se
bu bu
ah ah
B X
B X
C

D C
D

F Y E Y
G F

H G
H
Domino dan-ATAU
Domino atau
(a) sebelum transformasi logika (b) setelah transformasi logika

Gambar 6.67 logika restrukturisasi untuk mengaktifkan pelaksanaan menggunakan logika non-inverting Domino.

Sebuah pendekatan yang mahal dan umum untuk menyelesaikan masalah ini
dengan menggunakan differential logika. Dual-rail Domino adalah konsep yang sama
dengan struktur DCVSL didiskusikan sebelumnya, tetapi menggunakan precharged
memuat sebagai ganti cross-ditambah PMOS statis memuat. Gambar 6,68 menunjukkan
sirkuit yang berbentuk skematik dan/Ndan differential pintu gerbang logika. Catatan
bahwa semua input datang dari diferensial lain Domino pintu gerbang, dan rendah selama
tahap precharge, sementara 01 peralihan selama evaluasi. Menggunakan
differential Domino, ianya mungkin untuk melaksanakan fungsi apa saja. Ini muncul
dengan mengorbankan peningkatan Disipasi Daya, sejak transition dijamin setiap siklus
jam, terlepas dari nilai-nilai input-baik ya atau ya harus membuat sebuah 01 transisi.
Fungsi
Transistor- Mf1 dan Mf2 adalah untuk memelihara sirkuit ketika statis tinggi jam dalam
jangka waktu lama (bleeder). Perhatikan bahwa sirkuit ini tidak ratioed, bahkan di
hadapan PMOS tarik perangkat-up! Karena untuk performa yang tinggi, pendekatan
bercelah ini sangat terkenal, dan digunakan dalam beberapa mikroprosesor komersial.
Optimalisasi Logika Domino Pintu Gerbang. Beberapa opsi optimasi yang dapat dilakukan pada
Logika Domino pintu gerbang. Yang paling jelas Pengoptimalan Performa melibatkan sizing dari

V V
Hh Hh

CLK
M
M
MM CLK
Ya
=
AB
P f1 F2 p YA = AB

Seb M
uah 1
Se
bu
ah B
B 2

Gambar 6,68 rel ganda sederhana

CLK Me (differential)
Pintu gerbang logika Domino.
Desain CMOS 6.3Dynamic bagian 287

Transistor yang dalam inverter statis. Dengan penambahan perangkat evaluasi dalam
Dom-ino pusingan, semua pintu gerbang precharge secara paralel, dan operasi precharge
hanya memerlukan waktu dua
Penundaan pintu gerbang-pengisian daya output dari pintu gerbang dinamis untuk VHH,
dan mendorong papan inverter keluar-pasang rendah. Jalur kritis selama berjalan melalui
evaluasi tarik-turun path dari pintu gerbang dinamis, dan PMOS tarik-up-transistor
inverter statis. Oleh karena itu, untuk mempercepat sirkuit selama evaluasi beta, rasio
inverter statis harus dijadikan
Supaya ambang batas switching adalah tutup untuk Vdd. Ini dapat dilakukan dengan
menggunakan sebuah perusahaan skala kecil (minimal) NMOS dan sebuah perangkat
PMOS besar. NMOS berukuran minimum hanya mempengaruhi waktu precharge, yang
dibatasi secara umum karena precharging paralel dari semua pintu gerbang. Satu-satunya
kekurangan menggunakan rasio beta besar adalah pengurangan dalam margin kebisingan.
Seorang perancang harus maka secara bersamaan mempertimbangkan mengurangi bising
margin, dan perfor-mance selama perangkat yang dinamis.
V
Banyak variasi-variasi Domino Hh
Logika telah diusulkan [Mr. Bernstein98].

Optimalisasi satu area yang mengurangi CLK Mp

adalah Mul- O1= SEBUAH B(C+D)

Output tiple Domino Logic. Dasar- CLK

A Se
bu
da ah O2= B(C+D) = B O3
la Digambar Adalah Gambar B CLK
Konsep h kan menjadi 6.69. Ia O3= C+D

Da C D
la Fakta Bebera
Eksploit m bahwa pa Output di Me
CLK
Turunan orang Output untuk
lain membuat
Jumlah fungsi logis dalam satu

Pintu gerbang. Dalam contoh Gambar menjadi 6.69 Multiple output Domino
ini, O3 = C+D digunakan dalam
Semua output tiga, dan kerana itu adalah
mensupport perpindahan-

Mented di bagian bawah tarik-turun

Jaringan. Sejak O2 sama dengan B ·O3, ia dapat

Gunakan kembali logika untuk O3.

Perhatikan bahwa node internal harus
precharged untuk
Vhh untuk mendapatkan hasil yang benar.
Diberikan
Bahwa node precharge internal untuk VHH, jumlah perangkat precharge mengemudi
perangkat tidak berkurang. Walau demikian, jumlah transistor evaluasi adalah secara drastis
berkurang begitu mereka amortized atas beberapa yang berbeda-beda. Selain itu, pendekatan
ini menyebabkan berkurangnya kipas faktor-keluar, sekali lagi karena penggunaannya
kembali transistor dibandingkan atas beberapa fungsi.
Senyawa Domino (Gambar melemah 6.70) mewakili optimalisasi lain dari generic
Domino pintu gerbang, sekali lagi meminimalkan jumlah transistor dibandingkan.
Sebagai ganti dari setiap pintu gerbang dinamis mengemudi inverter statis, ianya
mungkin untuk menggabungkan output dari beberapa pintu gerbang dinamis dengan
bantuan yang kompleks CMOS statis gmakan, sebagai menunjukkann dalam Figure
melemah 6.70. Output dari tiga struktur dinamis, menerapkan O1 = A B C, O2 = D E
F sebuahd O3 = G H, adalah com-bined menggunakan satu pintu gerbang statis CMOS
kompleks yang menerapkan ya = (o1+O2) o3. Total fungsi logika menyadari cara ini
sama dengan ya = A B C D E F + GH.
Senyawa Domino adalah sebuah alat yang bermanfaat untuk membangun kompleks
logika dinamis pintu gerbang. Tumpukan dinamis besar diganti menggunakan kipas kecil
paralel-dalam struktur dan pintu gerbang CMOS kompleks. Misalnya, sebuah kipas
besar-dalam Domino dan dapat diimplementasikan sebagai struktur ndan dinamis paralel
dengan kipas lebih rendah-dalam yang digabungkan dengan menggunakan pintu gerbang
tidak statis. Salah satu pertimbangan penting dalam Senyawa Domino adalah masalah
yang terkait dengan kembali-
288 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

M CLK P

M
CLK P CLK P
O2

O1

Seb Y
uah D O3 a

Gambar melemah 6.70 Senyawa logika

B
C
E
F
G
H
Domino menggunakan
Kompleks di pi ntu ger bang statis output dari

Pintu gerbang dinamis.

M CLK E
CLK M CLK E

Sambungan pintu gerbang. Perhatian harus diambil untuk memastikan bahwa node
dinamis yang ada tidak akan terpengaruh oleh unit sambungan antara output dari pintu
gerbang statis dan output dari node dinamis.

Sebangau-CMOS

Logika Domino yang diuraikan dalam bagian sebelumnya telah kerugian yang setiap
pintu gerbang dinamis memerlukan tambahan inverter statis dalam jalur kritis untuk
membuat func sirkuit-tional. Sebangau-CMOS, menyediakan sebuah pendekatan
alternatif untuk cascading logika dinamis dengan menggunakan dua bentuk (n-pohon
dan p-pohon) dari logika dinamis. Dalam sebuah p-logika pohon, perangkat PMOS pintu
gerbang digunakan untuk membangun sebuah tarik-up jaringan logika, termasuk sebuah
PMOS transistor evaluasi (Gambar 6.71) ([Goncalvez83, Friedman84, Lee86]).
Transistor predischarge NMOS-drive yang menempatkan selama precharge rendah.
Output secara kondisional membuat 0  1 peralihan selama eval-uation tergantung pada
input.
Hh Hh

CLK Mp

CLK Me
Dari1

Dalam1 Call
Dalam2 PDN Dalam4
Dalam3 Dari2
Gambar 6.71 tn--logika CMOS
Gaya
CLK Me sirkuit.

M
CLK P

Toother

N-Block Yang lain.

P-Block
-logika CMOS tn exploit keduaan antara n-pohon dan p-logika pohon pintu gerbang
untuk elimi-nate cascadin-g problem. Jika n-gerbang pohon dikontrol oleh CLK, dan p-
gerbang pohon dikontrol dengan menggunakan CLK, n-pintu gerbang pohon dapat langsung
drive p-pohon, dan pintu gerbang juga sebaliknya. Mirip dengan Domino, n-output pohon
harus pergi melalui sebuah papan inverter saat menghubungkan ke yang lain n-pintu gerbang
pohon. Selama tahap precharge (CLK = 0), output dari n-pintu gerbang pohon, Keluar1, telah
terisi
Bab 6.4 Perspektif 289

Untuk VHH, sementara output dari p-pintu gerbang pohon, Keluar2, adalah pra-dibuang
ke 0V. Sejak n-pintu gerbang pohon menghubungkan PMOS tarik perangkat-up, Call- p-
tree dinonaktifkan pada waktu itu. Dur-evaluasi ing, output dari n-pintu gerbang pohon
hanya dapat membuat sebuah 10 peralihan tersebut, secara kondisional memutar pada
beberapa transistor dibandingkan dalam p-pohon. Hal ini akan memastikan bahwa tidak
ada kebetulan
Lelehan Keluar2 dapat terjadi. Demikian pula, n-blok pohon dapat mengikuti p-pohon
pintu gerbang tanpa masalah, sebagai masukan-masukan ke n-pintu gerbang itu
precharged ke 0. Sebuah kekurangan tn--logika CMOS style adalah bahwa p-blok
pohon adalah lebih lambat dari n-modul pohon, karena ke drive saat ini lebih rendah dari
PMOS transistor dibandingkan dalam jaringan logika. Penyetaraan penundaan propagasi
yang memerlukan area ekstra.

6.4 Perspektif

6.4.1 Bagaimana untuk memilih satu penalaran Style?

Dalam bagian sebelumnya, kita telah membahas beberapa pintu gerbang-pendekatan

implementasi menggunakan teknologi CMOS. Masing-masing gaya sirkuit memiliki
kelebihan dan disadvan-tages. Yang satu untuk memilih tergantung pada kebutuhan
utama: kemudahan desain dari Tangguh,-annya, area, kecepatan, atau disipasi daya.
Tidak ada satu style mengoptimalkan semua langkah-langkah ini pada waktu yang sama.
Bahkan lebih, pendekatan pilihan mungkin berbeda-beda dari fungsi logika untuk fungsi
logika.
Pendekatan statis telah keuntungan yang kuat dalam kehadiran bunyi berisik. Ini
akan membuat proses desain dan bukannya kesulitan yang bebas dan terbuka untuk
otomatisasi tingkat yang tinggi. Kemudahan desain yang tidak datang secara gratis: untuk
pintu gerbang kompleks dengan kipas besar-dalam, comple-mentary CMOS menjadi
mahal dalam ketentuan performa dan area. Gaya logika statis alternatif telah dibuat.
Pseudo-NMOS sederhana dan cepat dengan mengorbankan sebuah mengurangi bising
margin, dan penghilangan daya statis. Lewat logika transistor yang menarik untuk
pelaksanaan beberapa sirkuit tertentu, seperti multiplexers dan logika yang didominasi
XOR seperti ular beludak.
Logika dinamis, pada sisi lain, yang memungkinkan untuk menerapkan cepat dan
kompleks kecil pintu gerbang. Datang pada harga yang ini. Efek parasit seperti mengisi
daya berbagi membuat proses desain pekerjaan yang genting. Isilah kekuatan kebocoran
perbarui secara berkala, yang menempatkan terikat yang lebih rendah pada frekuensi
operasi dari sirkuit tersebut.
Trend saat ini adalah terhadap peningkatan penggunaan saling melengkapi CMOS
statis. Kecenderungan ini adalah diilhami oleh meningkatnya penggunaan alat bantu
otomatisasi-desain pada tingkat desain logika. Alat bantu ini menekankan pada logika
optimasi dan bukannya tingkat sirkuit dan letakkan pada ketangguhan premium.
Argumen lain adalah bahwa adalah lebih terbuka CMOS statis voltase penskalaan
daripada beberapa pendekatan lain yang dibahas dalam bab ini.

6.4.2 Merancang logika untuk Menurunkan Tegangan Catu

Dalam Bab 3, kita diproyeksikan bahwa tegangan catu daya untuk proses CMOS akan
terus menurun selama dekade mendatang, dan mungkin pergi sebagai sebagai 0.6V
rendah pada tahun 2010. Untuk menjaga perfor - mance di bawah syarat tersebut,
sangatlah penting bahwa ambang batas perangkat juga skala. Pohon Ara-
290 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

6.72anjungnya berdasarkan kelaliman sebuah menunjukkan rencana dari (VT, VHH)

yang diperlukan untuk mempertahankan sebuah rasio diberikan tingkat performa
(menganggap bahwa karakteristik perangkat lain tetap sama).
Trade-off ini tidak tanpa hukuman. Mengurangi ambang batas tegangan,
meningkatkan subthreshold pesat saat ini sebagai kita kebocoran diperolehi dalam Eq.
(3,40) (diulangi di sini demi kejelasan).
-2
1.5 10

1,25 10-3 VT = 0.1V

-4
10
Tpd=645Maz
-5
1.0 Tpd=420Mazmur mur 10
-6 VT = 0,4 V

ySEBUA
10
Tpd=sekitar

aH
tahun 840 S
a
,
Mazmur 10
,V

0,75
10
0.5 -9
10

0.25 10-10
10-11
0.0 0.05 0.15 0.25 0.35 0.45 10 -12
0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1.0
VT, V VGS, V

(a) VHH/VT untuk performa tetap (b) kebocoran sebagai fungsi VT

Gambar 6.72 Penskalaan Tegangan (VHH/VT pada
penundaan dan kebocoran)
V -V NV
GS Ke-15 DS
-----------------------
 -------------

Saya = Sa
kebocoran
ya 10
S S 1 -10 S (6.40)
 
Dengan S lereng -faktor perangkat. Dalam subthreshold kebocoran sebuah papan inverter
yang sekarang
Dari NMOS untuk Vdi = 0V dan Vkeluar = VHH (atau PMOS untuk saat
ini Vdi = VHH dan Vkeluar = 0). Peningkatan dalam jangkamasa kebocoran inverter untuk
mengurangi ambang batas digambarkan dalam
Gambar 6.72b.
Arus kebocoran ini khususnya menjadi keprihatinan fitur rancangan santai diselingi
kemah-computational dipisahkan oleh aktivitas jangka waktu tanpa aktivitas. Misalnya,
pro-tetapi proporsi keseluruhannya tetap dalam sebuah telepon seluler tetap dalam mode
siaga untuk sebagian besar waktu. Sementara prosesor mode dimatikan, sistem idealnya
harus mengkonsumsi nol atau di dekat-daya nol. Ini hanya mungkin jika kebocoran
hampir habis-ini, perangkat yang tinggi tegangan ambang batas. Ini bertentangan dengan
skenario penskalaan yang baru saja kita digambarkan, di mana perfor-mance tinggi di
bawah tegangan catu rendah berarti pengurangan ambang batas. Untuk memenuhi
persyaratan yang saling bertentangan performa tinggi selama periode aktif, dan
kebocoran rendah selama Standby, proses beberapa modifikasi atau kebocoran teknik
kontrol yang telah diperkenalkan dalam proses CMOS. Sebagian besar fitur dengan
proses ukuran di dan di bawah m perangkat dukungan CMOS dengan ambang
batas yang berbeda-biasanya perangkat dengan ambang batas rendah untuk sirkuit mance
perfor tinggi-, dan sebuah ambang batas tinggi dengan transistor untuk kontrol
kebocoran. Pendekatan lain yang sedang memperoleh tanah adalah kontrol yang dinamis
ambang batas- tegangan sebuah perangkat dengan mengeksploitasi tubuh kesan
transistor. Untuk menggunakan pendekatan ini untuk kontrol dari individ-perangkat ual
memerlukan dual-proses baik (lihat gambar 2.2).
Desain sirkuit pandai juga dapat membantu untuk mengurangi kebocoran, saat ini yang
merupakan fungsi dari topologi sirkuit dan nilai input diterapkan ke pintu gerbang.
Sejak VT tergantung pada bias tubuh (VBS), ambang batas kecamatan kebocoran sebuah transistor
MOS tergantung tidak hanya pada drive pintu gerbang (VGS), tetapi juga pada bias tubuh. Dalam
sebuah papan inverter dengan Dalam = 0, ambang batas kecamatan
Bab 6.4 Perspektif 291

Kebocoran papan inverter disetel oleh transistor NMOS dengan VGS = VBS = 0 ayat di
pintu gerbang CMOS lebih rumit, kebocoran bergantung pada saat ini vektor input.
Misalnya, sub-arus kebocoran ambang batas dua pintu gerbang ndan input adalah
kurangnya bila = B = 0. Di bawah kondisi-kondisi, node peralihan X bersiap untuk,

VX V ln 1 + n (14,4 % -)
Dalam Ndan kecamatan pintu gerbang ini kemudian kebocoran ambang batas oleh teratas
transistor NMOS dengan
VGS = VBS = -VX. Jelas, ambang batas kecamatan di bawah kondisi ini adalah
kebocoran sedikit lebih kecil dari papan inverter. Pengurangan ini dalam ambang batas
kecamatan karena menumpuk transistor dibandingkan kebocoran disebut tumpukan yang
berlaku. Gambar 6.73 menunjukkan komponen kebocoran untuk dua sederhana input-
Ndan pintu gerbang.
V
Hh

Sa
ya
Se Seb V
uah B X SUB
bu
ah B
P P2 K
1

e- Sa
0 0 V 1 Ln (1+n) yaN (V = V = -V )
5 S UB
GS BS X

0 1 0 Saya
S

UB (V GS = V BS = 0)
G 1 0 V Hh -V Saya (V GS = V = 0)
T SUB BS

2
SA
1 1 0 YA (V = V = 0)
SUBSGSB
Sebu
ah
N 1

VX Gambar 6.73 ambang batas Kecamatan pengurangan

kebocoran karena efek stack
Dalam dua-pintu gerbang
B ndan input.
N2

Singkatnya-channel transistor MOS, ambang batas kecamatan kebocoran bergantung tidak

hanya saat ini pada drive pintu gerbang (VGS) dan bias tubuh (VBS), tetapi juga tergantung pada
tegangan terkuras (VDS). Ambang batas tegangan yang pendek channel transistor MOS berkurang
dengan meningkatkan VDS karena untuk mengurangi rintangan yang diinduksi oleh
menurunkan (DIBL). Nilai khas untuk DIBL
Dapat berkisar dari 20-150 mV mengubah di VT per volt mengubah di VDS. Gambar 6.74
menggambarkan dampak pada sub-kebocoran ambang batas sebagai hasil dari
• Penurunan di pintu gerbang titik-drive A untuk B
• Peningkatan bias tubuh-point sebuah untuk C
• Peningkatan dalam mengurangi voltage-point sebuah untuk D.
Karena yang terakhir, dampak dari efek stack adalah bahkan lebih penting untuk jangka
pendek transistor saluran. Tegangan peralihan yang mengurangi ditiriskan-tegangan sumber
dari perangkat teratas, dan dengan itu mengurangi-kebocoran. Pertimbangkan lagi dua input-
Ndan pintu gerbang Gambar
6,73, ketika kedua M1dan M2 mati. Dari simulasi garis beban yang ditunjukkan dalam pohon
ara 6.75, kita lihat anjungnya berdasarkan kelaliman yang VX bersiap untuk kira-kira 100 mV
di negara yang stabil. Negara yang stabil ambang batas kecamatan
Kebocoran di pintu gerbang ndan dengan itu karena VGS = VBS = -100 mV
dan VDS = VHH - 100 mV, yang adalah 20 kali lebih kecil dari yang kebocoran NMOS yang
berdiri sendiri tran-
Sistor dengan VGS = VBS = 0 mV dan VDS = VHH [Kamu98].
Dalam rangkuman, ambang batas kecamatan kebocoran di sirkuit stacked kompleks
dapat banyak keraguan terkait timbal-cantly lebih rendah dari perangkat secara individu.
Perhatikan bahwa pengurangan kebocoran maksimum terjadi bila semua transistor
dibandingkan dalam tumpukan akan padam, dan tegangan node menengah
292 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS
Bab 6

Gambar 6.74 Pergantungan sub-

kebocoran ambang batas tegangan
terminal pada saat ini untuk
umum m NMOS

Gambar 6.75 baris Load menunjukkan

solusi negara yang stabil untuk tegangan
node peralihan dalam tumpukan transistor.

Mencapai nilai negara tetap mereka. Pemanfaatan efek ini memerlukan kecermatan
memilih dari sinyal input untuk tiap-tiap pintu gerbang selama standby atau mode
tidur.

Masalah Komputasi 6,8 VX

Eq. (14,4 % -) mewakili node peralihan untuk tegangan input dua ndan dengan kurang dari 10%
Kesalahan, ketika sebuah = B = 0. Memperolehi Eq. (14,4 % -) menganggap
(i) VT dan Akuhai dari M1 dan M2 adalah mesin-hampir sama, (ii) NMOS transistor
dibandingkan adalah perusahaan skala secara identik, dan (iii) n < 1,5. Menjelaskan tem-
perature ketergantungan efek stack dan pengurangan kebocoran karena efek stack
menggunakan rumus (4.5).

6.5 Rangkuman

Dalam bab ini, kita telah secara luas dianalisa perilaku dan kinerja combina-tional
CMOS sirkuit digital dengan menganggap untuk area, kecepatan, dan daya.
Bab 6.6 Untuk Memasukkan Lebih Jauh 293

• Static yang melengkapi CMOS menggabungkan dual tarik-turun dan tarik-up,

hanya satu dari jaringan yang diaktifkan kapan saja.
• Kinerja sebuah pintu gerbang CMOS adalah fungsi yang kuat dari kipas-dalam.
Teknik-teknik untuk berurusan dengan kipas-dalam termasuk transistor yang
dinamis, penyusunan semula, dan input. Kecepatan yang juga merupakan fungsi
linear kipas-keluar. Diperlukan buffering ekstra untuk kipas besar-out.

• Logika ratioed-style terdiri dari sebuah tarik-turun aktif (atas) yang tersambung ke
jaringan memuat perangkat. Hasil ini dalam pengurangan dalam kerumitan pintu
gerbang dengan mengorbankan konsumsi listrik statis dan sebuah respon asimetris.
Transistor yang berhati-hati sizing adalah perlu untuk mempertahankan marjin
kebisingan yang memadai. Pendekatan yang paling populer di kelas ini adalah
pseudo-NMOS teknik-teknik dan differential DCVSL, yang memerlukan sinyal
yang saling melengkapi.
• Lewat logika transistor yang menerapkan sebuah pintu gerbang logika sebagai jaringan
switch sederhana. Hasil ini dalam implementasi sangat sederhana untuk beberapa fungsi
logika. Cascades panjang dari saklar harus dihindari karena quadratic meningkatkan
dalam delay dengan rasa hormat kepada beberapa elemen-elemen penting dalam rantai
tersebut. Hanya-NMOS lewat logika transistor yang menghasilkan bahkan struktur yang
lebih sederhana, tetapi mungkin menderita dari konsumsi listrik statis dan mengurangi
bising margin. Masalah ini dapat diatasi dengan menambahkan tingkat-memulihkan
transistor.

• Operasi logika yang dinamis adalah berdasarkan pada penyimpanan mengisi daya
pada node kopling kapasitif dan kondisi membayar dari node tersebut sebagai
fungsi input. Panggilan ini untuk dua skema tahap, yang terdiri dari sebuah
precharge diikuti oleh sebuah langkah evaluasi. Logika dinamis diperdagangkan off
margin kebisingan untuk performa. Ia adalah sensitif terhadap para-efek sitic
seperti kebocoran, isilah redistribusi, dan feedthrough jam. Cascad-ing pintu
gerbang dinamis dapat menyebabkan masalah, dan harus ditangani dengan hati-
hati.

• Konsumsi daya listrik dari sebuah jaringan logika adalah sangat terkait dengan
berpindah server <-ity dari jaringan. Kegiatan ini merupakan fungsi dari statistik
input, topologi jaringan, dan logik style. Sumber-sumber konsumsi daya seperti
terganggu dan arus korsleting dapat dikurangi dengan berhati-hati desain sirkuit
dan siz transistor-ing.
• Diperlukan penskalaan tegangan ambang batas untuk operasi tegangan rendah.
Kontrol kebocoran sangat penting untuk operasi tegangan rendah

6.6 Untuk Memasukkan Lebih Jauh

Topik (C)MOS gaya logika diperlakukan secara meluas dalam literatur. Teks-teks banyak
telah dikhususkan untuk masalah tersebut. Beberapa dari pengobatan paling
komprehensif yang dapat ditemukan dalam [Weste93] dan [Chandrakasan01]. Mengenai-
pernik dari desain kinerja tinggi, [Shoji96] dan [Mr. Bernstein98] yang paling dalam
pembahasan mendalam dari optimalisasi dan analisis sirkuit MOS digital. Topik
minimalisasi daya relatif baru. Karya-karya rujukan yang sangat baik di
[Chandrakasan95] dan [Rabaey95].
294 Merancang LOGIKA COMBINATIONAL PINTU GERBANG DI CMOS Bab 6

Inovasi-inovasi dalam area logika MOS ini biasanya telah diterbitkan dalam prosiding
Konferensi ISSCC dan sirkuit VLSI simposium, serta IEEE Journal of Solid State Circuits (khususnya
masalah November).