Flip flop tipe D

• Rangkaian ini merupakan rangkaian pertama yang kita jumpai untuk rangkaian logika ber-clock. Piranti
ini terdiri dari beberapa gerbang logika yang disambungkan membentuk sebuah rangkaian. Rangkaian
ini tersedia di pasaran dalam bentuk rangkaian terpadu CMOS (43013). Tiap tiap IC memuat dua Piranti
flip-flop yang identik . Gambar dibawah memperlihatkan simbol sebuah flip-flop tipe-D

Terdapat empat buah terminal output :

• D, terminal input data.

• CLK, terminal input clock

• Set dan Reset.

Terdapat dua buah terminal output, Q dan Q'. Q' adalah inversi dari Q.

Data diumpankan ke input D. Data dapat berupa sinyal tinggi atau rendah, dan dapat berubah , namun
tidak terjadi hal apapun pada output. Kemudian, ketika pulsa input D pada saat itu juga muncul pada
output Q. Apabila input berubah , tidak akan terjadi perubahan apapun pada Q. Q tidak akan berubah
lagi hingga tibanya sisi naik sinyal clock berikutnya. Disetiap waktu, Q' merupakan kebalikan dari Q.

Grafik di bawah memperlihatkan perubahan-perubahan tipikal yang terjadi pada input input dan output
output sebuah flip-flop tipe-D

Meskipun D mengalami perubahan, Q tidak akan berubah hingga tibanya sisi naik pulsa clock berikutnya.
Selanjutnya, Q berubah menjadi sama dengan D ketika sisi naik clock itu tiba. Perhatikan pada rangkaian
pulsa di atas bahwa , setelah D berubah untuk yang kedua kalinua, D berubah kembali sebelum tibanya
sisi naik pulsa clock. Dalam kasus ini , perubahan pada D tidak akan yercatat sebagai perubahan pada Q.

Sebuah flip-flop tipe-D bekerja sebagaimana layaknya sebuah rangkaian pengunci. Flip flop mengambil
sampel sampel input data pada interval-interval waktu yang tetap.

Input Set dan input Reset digunakan apabila kita harus mengubah output pada saat itu juga, tanpa
menunggu jalannya pulsa clock. Dalam keadaan normal, kedua input ini dipertahankan pada level renda
dan tidak memberi pengaruh apapun pada operasi rangkaian. Apabila input Set dijadikan tinggi , Q
dalam seketika berubah menjadi tinggi dan Q' menjadi rendah. Kebalikannya akan terjadi apabila input
Reser dijadika tinggi.