BAB II

COUNTER

2.1. Pendahuluan
Counter ( Pencacah ) memiliki fungsi sebagai salah satu dari pencacahan
kejadian atau priode waktu/menempatkan kejadian secara keseluruhan.
Counter merupakan aplikasi dari flip-flop yang mempunyai fungsi
menghitung. Proses penghitungan yang dilakukan counter secara
sekuensial, baik menghitung naik (up counting) maupun turun (down
counting). dikenal dua macam counter, yaitu Counter Sinkron (Synchronous
Counter) dan Counter Asinkron (Asynchronous Counter). Pada counter
sinkron, sumber clock diberikan pada masing-masing input clock dari flip-
flop penyusunnya, sehingga apabila ada perubahan pulsa dari sumber,
maka perubahan tersebut akan mentrigger seluruh flip-flop secara
bersama-sama. Pada counter asinkron, sumber clock hanya diletakkan pada
input clock terdepan (bagian Least Significant Bit / LSB), sedangkan input-
input clock flip-flop yang lain mendapatkan catu dari output dari flip-flop
sebelumnya. Gambar berikut mengilustrasikan suatu proses
pencacahan/counter.

Gambar 2.1. Siklus counter dari 000 hingga 111

22
 23

2.2. Hasil belajar

Memahami aplikasi dari rangkaian counter serta memahami kerja dari
rangkaian counter.

2.3. Kriteria penilaian

Mengerjakan soal latihan yang terdapat pada akhir dari bab counter ini.

2.4. Counter
Pencacahan atau counter dalam biner dan desimal digambarkan seperti
pada tabel 2.1. berikut. Dengan empat bagian biner (kolom A, B, C dan D)
diperoleh pencacahan dari 0000 hingga 1111 dalam nilai desimal dimulai
dari nilai 0 hingga 15. Kolom A merupakan bagian dari 1-an atau
merupakan nilai terkecil (Least Significant Bit/LSB), kolom B bagian 2-an,
kolom C bagian dari 4-an dan kolom D bagian dari 8-an yang merupakan
nilai terbesar (Most Significant Bit/MSB).
Counter merupakan aplikasi dari Flip-flop yang mempunyai fungsi
menghitung. Proses penghitungan yang dilakukan Counter secara
sekuensial, baik menghitung naik (Up Counting) maupun turun (Down
Counting).
Berdasarkan pemberian trigger di masing-masing flip-flop penyusun
rangkaian Counter, dikenal 2 macam Counter : Counter Sinkron
(Synchronous Counter) dan Counter Asinkron (Asynchronous Counter).

Tabel 2.1. Urutan penghitungan suatu pencacahan

Pencacahan biner
Pencacah
D C B A
desimal
8-an 4-an 2-an 1-an
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
 24

1 0 0 0 8
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15

2.4.1. Asynchronous counter

Pada counter asinkron, sumber clock hanya diletakkan pada input
clock terdepan (bagian Least Significant Bit / LSB), sedangkan
input-input clock flip-flop yang lain mendapatkan catu dari output
dari flip-flop sebelumnya.
Counter asinkron ditunjukkan gambar 2.2 dan gambar 2.3.
merupakan diagram gelombang pulsa masukan, clock dan keluaran.
Catat diasumsikan bahwa pada awalnya Q0 dan Q1 berada pada
level logika rendah.

Gambar 2.2. Asinkron counter

 25

Gambar 2.3. Diagram pulsa counter asinkron

Piranti counter pada gambar 2.2. yang disusun dari 2 flip-flop akan
memiliki keluaran sebanyak 2 bit yang biasanya disebut pula
dengan 2 stage counter. Masukan pulsa clock tidak membuat
kondisi ke-2 stage tersebut berubah logika 1 atau 0 pada saat yang
bersama, oleh karena itu counter tersebut dinamakan dengan
counter tak serempak/Asynchronous.

2.4.2. Counter Synchronous

Pencacah sinkron adalah suatu pencacah yang semua tahapan
pencacahan terpicu secara bersamaan. Pencacah sinkron
diperlihatkan pada gambar 2.5. berikut.
Pada counter jenis ini semua terminal clock pada masing-masing
flip-flop mendapat masukan secara serentak pada saat yang
bersamaan. Sumber clock diberikan pada masing-masing input
Clock dari Flip-flop penyusunnya, sehingga apabila ada perubahan
pulsa dari sumber, maka perubahan tersebut akan men-trigger
seluruh Flip-flop secara bersama-sama.
 26

Gambar 2.4. Counter sinkron

Pada rangkaian counter sinkron diatas (gambar 2.4) semua

flip-flop mendapat pulsa clock secara bersamaan, semua jalur
clock dihubungkan secara paralel. ( ini sebagai ciri dari proses
counter sinkron). Tabel kebenaran dari counter sinkron tersebut
ditunjukan pada tabel 2.2. berikut.

Tabel 2.2. Tabel kebenaran counter sinkron

Urutan bilangan biner Hitunga
Angka dari
Baris n
pulsa clock C B A
desimal
1 0 0 0 0 0
2 1 0 0 1 1
3 2 0 1 0 2
4 3 0 1 1 3
5 4 1 0 0 4
6 5 1 0 1 5
7 6 1 1 0 6
8 7 1 1 1 7
9 8 0 0 0 0

Dari tabel 2.2. keluaran A adalah nilai terkecil dari counter sinkron
atau keluaran A merupakan kolom biner 1-an yang dikerjakan oleh
flip-flop U2A, kolom B merupakan kolom biner 2-an yang
dikerjakan oleh flip-flop U2B dan C merupakan kolom biner 4-an
yang dikerjakan oleh flip-flop U3A dan ini adalah nilai terbesar dari
counter sinkron.
 27

Pada pulsa clock pertama aksi rangkaiannya adalah masing-

masing flip-flop mendapat pulsa detak, namun hanya flip-flop
U1A yang dapat menogel karena masukan JK mendapat logika 1,
sebagai akibatnya keluaran flip-flop U1A berlogika 1 dan keluaran
counter singkron menjadi 001.
Pada pulsa clock kedua aksi rangkaiannya adalah masing-masing
flip-flop mendapat pulsa detak/clock dan terdapat dua flip-flop
yang menogel karena masukan JK mendapat logika 1. Flip-flop
tersebut adalah U2A dan U2B. Saat pulsa clock pertama keluaran
U1A berlogika 1 dan pada pulsa clock kedua perubahan status
logika keluaran U1A memberikan umpan masukan bagi flip-flop
U2B sehingga keluaranya berstatus logika 1. Hasil dari aksi
rangkaian mengakibatkan keluaran counter sinkron menjadi 010
(desimal 2).
Pada pulsa clock ketiga, aksi rangkaiannya semua flip-flop
mendapat pulsa clock dan hanya satu flip-flop yang menogel yaitu
flip-flop U1A sehingga keluaran counter menjadi 011 (desimal 3).
Pulsa clock keempat, semua flip-flop mendapat pulsa detak dan
semua flip-flop menogel ke kondisi yang berlawanan, pada flip-
flop U1A keluaran berubah dari logika 1 ke logika 0, flip-flop U1B
berubah dari logika 1 ke logika 0 dan flip-flop U2A berubah dari
logika 0 ke logika 1, sehingga keluaran counter sinkron
menghasilkan 101 (desimal 4).
Pulsa clock kelima, semua flip-flop mendapat pulsa detak/clock,
namun hanya flip-flop U1A yang menogel dan keluarannya
berubah dari logika 0 ke logika 1, hasil keluaran counter menjadi
101 (desimal 5).
Pulsa clock ke enam, terdapat dua flip-flop yang menogel yaitu
U1A mengubah keluarannya dari logika 1 ke 0 dan U1B mengubah
keluarannya dari logika 0 ke 1. Sehingga keluaran counter sinkron
menjadi 110 ( desimal 6).
 28

Pada pulsa clock ke tujuh kembali hanya satu flip-flop yang

menogel yaitu flip-flop U1A, sehingga keluarannya counter
menjadi 111 (desimal 7).
Pada pulsa clock ke delapan, semua flip-flop mendapat pulsa clock
serta menogel dimana semua keluaran flip-flop merubah dari
logika 1 ke logika 0, sehingga keluaran counter sinkron menjadi
logika rendah semua 0000 (desimal 0).

2.5. Counter modulo 16

Modulo suatu pencacah ialah jumlah keadaan yang berbeda yang harus
dilalui pencacahan untuk melengkapi siklus hitungannya. Suatu
pencacahan modulo 16 yang menggunakan empat flip-flop JK digambarkan
seperti gambar 2.2. berikut.

U1A U1B U2A U2B

J Q J Q J Q J Q B A
Clock CP _ CP _ CP _ CP _ C
K Q K Q K Q K Q D
R R R R

1-SUPPLY DC

Gambar 2.5. Rangkaian counter modulo 16 dengan flipflop JK

Masing-masing flip-flop JK berada pada posisi togel (JK berlogika 1). Jika
kondisi awal dari rangkaian counter modulo 16 tersebut memiliki keluaran
0000, saat mendapat pulsa clock pertama keluaran flip-flop U1A akan
berlogika 1 sehingga keluaran rangkaian counter menjadi 0001. Saat pulsa
clock kedua datang, keluaran flip-flop U1A akan berlogika 0 dan flip-flop
U1B akan berlogika 1, sehingga keluaran rangkaian flip-flop menjadi 0010
demikian seterusnya. Setiap perubahan keadaan merupakan suatu reaksi
berantai yang beriak/ripple melalui pencacah, karenanya pencacahan ini
disebut juga dengan pencacah riak atau ripple counter.
 29

Masukan Clock

UA1 Q A
B
UB1Q
Keluaran
UA2 Q C
D
UB2 Q

Gambar 2.6. Diagram waktu ripple counter

2.6. Counter modulo 10

Urutan penghitungan urutan suatu pencacah modulo 10 dimulai dari 0000
hingga 1001 ( desimal 0 hingga 9 ). Pencacah ini membutuhkan empat flip-
flop JK dan sebuah gerbang NAND yang digunakan untuk meng-clear
semua flip-flop yang mengakibatkan keluaran pencacah kembali 0 sesudah
hitungan 1001.
L1 L2 L3 L4

U1B U2B
U1A U2A
V2
0V J Q J Q
J Q J Q CP _
CP _ CP _ CP _
K Q K Q
K Q K Q
R R
V1 R R
5V
U3A

Gambar 2.7. Rangkaian counter modulo 10

 30

Tabel 2.3. Tabel kebenaran counter modulo 10

Pencacahan biner
Pencacah
D C B A
desimal
8-an 4-an 2-an 1-an
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
0 0 0 0 10

2.7. Counter hitung naik

Umumnya semua proses pencacahan dilakukan dari nilai terkecil LSB
hingga nilai terbesar MSB. Cacahan yang demikian itu disebut dengan
counter naik. Untuk dapat digunakan sebagai counter, flip-flop JK harus
dikondisikan pada sifat togglenya. Dimana untuk mendapatkan kondisi
tersebut terminal masukan J dan K diletakan pada kondisi logika tinggi/1.
Hubungan antar flip-flip ditunjukan pada gambar 2.7. dimana masukan
untuk kedua (U1B) diperoleh dari keluaran Q flip-flop pertama (UA1) yang
dimasukan pada terminal detak/clock. Jika flip-flip yang digunakan memiliki
terminal Asinkronous ( Set/Preset , Reset/Clear) kondisi logika pada
terminal tersebut harus berada pada status tidak aktiv.

V1
5V

U1A U1B U2A U2B

V2
5V J Q J Q J Q J Q
CP _ CP _ CP _ CP _
K Q K Q K Q K Q
V3 R R R R
5V

Gambar 2.8. Rangkaian Counter naik

 31

Berikut proses kerja dari rangkaian counter hitungan naik ;

¾ Semua Flip-flop dari U1A hingga U2B disetting dengan status logika
terminal J – K dan R berlogika 1. Masukan rangkaian berasal dari
terminal detak/clock pada flip-flop U1A. Keluaran dari semua flip-flop
diambil dari keluaran Q. Masukan untuk flip-flop U1B, U2A dan U2B
digunakan terminal detak/clock.
¾ Pulsa detak ke-0.
Pulsa detak ke-0 menyatakan rangkaian dalam kondisi awal (belum
mendapat masukan) sehingga tampilan L1 hingga L4 padam.
¾ Pulsa detak ke-1.
Pulsa detak ke-1 datang pada terminal clock Flip-flop U1A
mengakibatkan keluarannya berubah dari logika 0 menjadi logika 1,
sedangkan keluaran flipflop yang lainnya tetap berlogika 0.
¾ Pulsa detak ke-2.
Pulsa detak ke-2 membuat keluaran flip-flop U1A berubah dari logika 1
menjadi 0, perubahan logika ini membuat flip-flop U1B berkerja hingga
merubah status logika keluarannya menjadi 1, sehingga kondisi
tampilan dari L1= 0, L2= 1, L3= 0 dan L4= 0.
¾ Pulsa detak ke-3.
Pulsa detak ke-3 membuat keluaran flip-flop U1A berubah status
logikanya dari 0 menuju logika 1, sedangkan flip-flop yang lain belum
berubah status logikanya. Penunjukan L1= 1, L2= 1, L3 dan L4= 0.
¾ Pulsa detak ke-4.
Pulsa detak ke-4 membuat keluaran flip-flop U1A kembali berubah dari
status logika 1 menuju 0. Perubahan pada keluaran flip-flop U1A juga
membuat keluaran dari flip-flop U1B berubah dari logika 1 menjadi
logika 0. Karena terminal keluaran pada flip-flop U1B terhubung dengan
terminal clock(sebagai masukan) flip-flop U2A, perubahan status logika
dari keluaran flip-flop U1B membuat flip-flop U2A merespon dan
mengubah keluarannya dari berstatus logika 0 menjadi 1, sehingga
tampilan dari L1= 0, L2= 0, L3= 1 dan L4= 0.
 32

Pulsa detak berikutnya selalu mempengaruhi keluaran dari tiap flip-flop

yang dimulai dari flip-flop U1A.
Tabel kebenaran dari counter pencacahan naik yang ditunjukan pada
gambar diatas adalah sebagai berikut.

Tabel 2.4. Tabel kebenaran counter hitung naik

Urutan bilangan biner
Pulsa detak Hitungan desimal
L4 L3 L2 L1
D C B A
1 0 0 0 0 0
2 0 0 0 1 1
3 0 0 1 0 2
4 0 0 1 1 3
5 0 1 0 0 4
6 0 1 0 1 5
7 0 1 1 0 6
8 0 1 1 1 7
9 1 0 0 0 8
10 1 0 0 1 9
11 1 0 1 0 10
12 1 0 1 1 11
13 1 1 0 0 12
14 1 1 0 1 13
15 1 1 1 0 14
16 1 1 1 1 15

Pada tabel 2.4. diatas kolom pulsa detak menyatakan konsidi terminal
clock/detak dari flip-flop U1A dimulai dari kondisi pertama hingga ke-16,
sedangkan kolom hitungan desimal menyatakan hasil counting yang telah
dilakukan. Pada kolom urutan bilangan biner menyatakan keluaran dari
rangkaian counter dengan menggunakan flip-flop JK yang dinyatakan
dalam kombinasi bilangan biner.
 33

2.8. Counter turun

Pada counter turun, proses hitungan dilakukan dari nilai terbesar/MSB
menuju nilai terkecil LSB. Rangkaian counter hitungan turun dapat disusun
menggunakan flip-flop JK dengan keluaran dari setiap flip-flop yang
digunakan adalah komplementer dari flip-flop JK pada counter hitungan
naik ( Q ). Gambar berikut menampilkan rangkaian counter hitungan turun
menggunakan flip-flop JK.

L1 L2 L3 L4

V1
5V U3E U3C U3D
U3A

U1A U1B U2A U2B

V2
5V J Q J Q J Q J Q
CP _ CP _ CP _ CP _
K Q K Q K Q K Q
V3 R R R R
5V

Gambar 2.9. Rangkaian Counter turun

Berikut proses kerja dari rangkaian counter hitungan turun.

¾ Semua Flip-flop dari U1A hingga U2B disetting dengan status logika
terminal J – K dan R berlogika 1. Masukan rangkaian berasal dari
terminal detak/clock pada flip-flop U1A. Keluaran dari semua flip-flop
diambil dari keluaran Q. Masukan untuk flip-flop U1B, U2A dan U2B
digunakan terminal detak/clock.
¾ Pulsa detak ke-1.
Pulsa detak ke-1 datang pada terminal clock Flip-flop U1A
mengakibatkan keluarannya semua flip-flop berubah dari logika 0
menjadi logika 1.
 34

L1 L2 L3 L4

V1
5V U3E U3C U3D
U3A

U1A U1B U2A U2B

V2
5V J Q J Q J Q J Q
CP _ CP _ CP _ CP _
K Q K Q K Q K Q
V3 R R R R
5V

Gambar 2.10. Keluaran counter hitungan turun pada clock ke-1

¾ Pulsa detak ke-2.

Pulsa detak ke-2 membuat keluaran flip-flop U1A berubah dari logika 1
menjadi 0, sedangkan semua flip-flop yang lainnya U1B, U2A dan U2B
status logika keluarannya tetap berlogika 1, sehingga kondisi tampilan
dari L1= 0, L2= 1, L3= 1 dan L4= 1.

L1 L2 L3 L4

V1
5V U3E U3C U3D
U3A

U1A U1B U2A U2B

V2
5V J Q J Q J Q J Q
CP _ CP _ CP _ CP _
K Q K Q K Q K Q
V3 R R R R
5V

Gambar 2.11. Keluaran counter hitungan turun pada clock ke-2

¾ Pulsa detak ke-3.

Pulsa detak ke-3 membuat keluaran flip-flop U1A berubah status
logikanya dari 0 menuju logika 1, kondisi ini membuat keluaran dari
flip-flop U1B menjadi logika 0 sedankan yang lain belum berubah status
logikanya. Penunjukan L1= 1, L2= 0, L3 dan L4= 1.
 35

L1 L2 L3 L4

V1
5V U3E U3C U3D
U3A

U1A U1B U2A U2B

V2
5V J Q J Q J Q J Q
CP _ CP _ CP _ CP _
K Q K Q K Q K Q
V3 R R R R
5V

Gambar 2.12. Keluaran counter hitungan turun pada clock ke-3

¾ Pulsa detak ke-4.

Pulsa detak ke-4 membuat keluaran flip-flop U1A kembali berubah dari
status logika 1 menuju 0. Perubahan pada keluaran flip-flop U1A juga
membuat keluaran dari flip-flop U1B berubah dari logika 1 menjadi
logika 0. Keluaran flip-flop U2A membuat flip-flop U2B tetap
berlogika 1, sehingga tampilan dari L1= 0, L2= 0, L3= 1 dan L4= 1.

L1 L2 L3 L4

V1
5V U3E U3C U3D
U3A

U1A U1B U2A U2B

V2
5V J Q J Q J Q J Q
CP _ CP _ CP _ CP _
K Q K Q K Q K Q
V3 R R R R
5V

Gambar 2.13. Keluaran counter hitungan turun pada clock ke-4

¾ Pulsa detak ke-5

Ada pulsa detak ke-5 keluaran flip-flop U2A berubah logika dari 1
menuju ke logika 0, U2B tetap berlogika sedangkankan U1A dan U1B
berubah menjadi berlogika 1, sehingga tampilan menjadi L1=L2=c0,
L3= 0 dan L4= 1.
 36

L1 L2 L3 L4

V1
5V U3E U3C U3D
U3A

U1A U1B U2A U2B

V2
5V J Q J Q J Q J Q
CP _ CP _ CP _ CP _
K Q K Q K Q K Q
V3 R R R R
5V

Gambar 2.14. Keluaran counter hitungan turun pada clock ke-4

Setiap datangnya pulsa detak pada flip-flop U1A akan mempengaruhi status
keluaran dari semua flip-flop.
Tabel kebenaran dari counter hitung turun dinyatakan pada tabel 2.5.
berikut.
Tabel 2.5. tabel kebenaran counetr hitung turun
Urutan bilangan biner
Pulsa detak Hitungan desimal
L4= D L3= C L2= B L1= A
1 1 1 1 1 15
2 1 1 1 0 14
3 1 1 0 1 13
4 1 1 0 0 12
5 1 0 1 1 11
6 1 0 1 0 10
7 1 0 0 1 9
8 1 0 0 0 8
9 0 1 1 1 7
10 0 1 1 0 6
11 0 1 0 1 5
12 0 1 0 0 4
13 0 0 1 1 3
14 0 0 1 0 2
15 0 0 0 1 1
16 0 0 0 0 0
 37

Dari tabel kebenaran tersebut diatas, hitungan awal dimulai dari nilai
terbesar MSB. Karena digunakannya 4 buah flip-flop dalam rangkaian
counter hitung turun, maka nilai awal yang dihasilkan adalah 16 dengan
kombinasi binernya 1 1 1 12. Setelah melaksanakan 16 kali counting
barulah rangkaian menunjukan nilai terkecilnya/LSB.

2.9. Counter sebagai pembagi frekwensi

Pencacah/counter dapat digunakan untuk membuat pulsa dengan frekwensi
1 Hz untuk setiap pulsa yang dihasilkannya, counter harus membagi
frekwensi menjadi 60 yang merupakan suatu pewaktu. Pulsa dengan
frekwensi tersebut merupakan dasar untuk membangun rangkaian jam
digital. Blok diagram suatu pencacah decade diberikan pada gambar 2.15
berikut ini.
Rangkaian
dibagi menjadi
Masukan 60 Hz 60 1 Hz (satu pulsa perdetik)

Gambar 2.15. Sistem pewaktu 1 detik

Jika menggunakan counter decade dengan keluaran 4 bit yang terdiri dari
QA, QB, QC dan QD untuk membuat satu pulsa per detik maka digunakan
B

rangkaian couter pembagi/decade/modulo 6 dan 10 yang dipasang seri.

60 Hz 10 Hz 1 Hz
÷6 ÷ 10

Gambar 2.16. Proses pembagian frekwensi menggunakan counter cecade

Dari proses pembagian pada gambar 2.16 tersebut diatas, maka setiap satu
pulsa keluaran QA harus mendapat sepuluh pulsa masukan atau dengan
kata lain satu pulsa adalah satu persepuluh.
 38

V1
5V L1 L2 L3 L4 L5 L6 L7

U1A U1B U2A U2B U4A U4B U5A

V2
0V J Q J Q J Q J Q J Q J Q J Q
CP _ CP _ CP _ CP _ CP _ CP _ CP _
K Q K Q K Q K Q K Q K Q K Q
R R R R U3A R R R U3B

Counter modulo 10 Counter modulo 6

Gambar 2.17. Rangkaian counter pembagi frekwensi 1 Hz

Gambar rangkaian diatas merupakan rangkaian counter pembagi frekwensi.

Dengan berasumsi masukan pulsa pada terminal V2 dari memiliki frekwensi
60 Hz. Keluaran dari counter modulo 10 berada pada terminal yang
terhubung dengan L4 yang selanjutnya jadi masukan bagi counter modulo
6. Keluaran dari counter modulo 6 berada pada terminal yang terhubung
dengan lampu L7.
Datangnya pulsa clock pertama hingga pulsa clock ke sembilan keluaran
yang dihasilkan oleh counter modulo sepuluh (10) berjalan seperti biasa.
Tetapi dengan adanya pulsa clock ke sepuluh (10) membuat seluruh
keluaran counter modulo sepuluh (10) mulai dari L1 hingga L4 berlogika 0.
Dengan selesainya hitungan ke sepuluh (10) tersebut ( L1 hingga L4
berlogika 0) membuat counter modulo enam (6) mulai bekerja. Keluaran
dari counter modulo enam (6) berada pada terminal yang terhubung
dengan L7. Setiap sepuluh pulsa clock yang dihasilkan oleh counter modulo
sepuluh (10) merupakan satu (1) pulsa clock masukan bagi counter modulo
enam (6). Dengan kata laian, satu pulsa clock masukan bagi counter
modulo enam (6) merupakan sepuluh pulsa dari counter modulo sepuluh
(10) atau satu pulsa keluaran dari counter modulo enam (6) merupakan
sepersepuluh dari seluruh banyaknya pulsa clock yang diberikan ke
rangkaian. Sehingga jika asumsi awal frekwensi pulsa clock rangkaian
60Hz, maka keluaran yang dihasilkan oleh rangkaian menjadi 1 Hz. Konsep
ini yang digunakan pada system jam digital.
 39

2.10. IC counter komersial

2.10.1. Counter 74LS90
Counter ini memiliki dua masukan asinkronous yitu, MR1-MR2 dan
MS1-MS2 yang digunakan untuk membersihkan keluaran berlogika
0 atau berlogika 1. Untuk dapat melakukan perhitungan secara
normal, keluaran Q0 harus dihubungkan dengan pin Cp1.

Gambar 2.18. Diagram logika decade counter 74LS90

Gambar 2.19. Deskripsi pin counter 74LS90

 40

Tabel 2.6. Mode operasi IC 74LS90

Tabel 2.7. Tabel kebenaran IC 74LS90

 41

2.10.2. Counter 74LS190

Gambar 2.20. Diagram pin IC 74LS190

Gambar 2.21. Simbol IC Counter 74LS190

 42

Tabel 2.7. Mode operasi Counter 74LS190

2.10.3. Counter 74LS192

Gambar 2.22. Deskripsi pin counter 74LS192

 43

Gambar 2.23. Simbol IC counter 74LS192

Tabel 2.8. Mode operasi counter 74LS192

2.11. Rangkuman
Pada elektronika digital terdapat piranti yang dapat dipergunakan untuk
melakukan counting (perhitungan), piranti tersebut adalah counter. Dengan
memanfaatkan flip-flop JK pada kondisi togglenya dapatlah dibangun suatu
counter. Piranti counter dikelompokan menjadi dua (2) jika ditinjau dari
proses bekerjanya yaitu, counter synchronous dan Asynchronous.
Perbedaan tersebut dijadikan acuannya adalah pulsa clock/detak.
Jika dilihat dari hasil kerjanya counter dapat dibuat menjadi counter naik,
turun, decade/modulo. Counter modulo adalah counter yang dibuat untuk
batasi proses countingnya, pembatasan proses tersebut dapat dilakukan
dengan menggunakan gerbang NAND.
 44

2.12. Soal Latihan

1. Jelaskan jenis-jenis counter jika dilihat dari proses kerjanya.
2. Apa yang dimaksud dengan counter decade.
3. Jelaskan kerja rangkaian pada gambar dibawah ini.

4. Dengan menggunakan bantuan circuit maker jelaskan kerja rangkaian

pada gambar dibawah ini serta buat tabel kebenarannya.

5. Buat rangkaian counter yang hanya dapat melakukan proses

perhitungan sebanyak sepuluh (10), jelaskan kerja rangkaian tersebut.
6. Buat rangkaian counter modulo dua belas (12), gabungkan dengan hasil
rangkaian soal no. 5. Jelaskan kerja dan bagaimana hasil yang muncul
pada terminal keluarannya (tampilkan dalam bentuk tabel kebenaran)
7. Buat rangkaian seperti pada gambar berikut ini dengan menggunakan
board percobaan atau pada PCB matrik. Dengan menggunakan data
sheet dari IC yang dipergunakan, jelaskan kerja rangkaian dan
nyatakan hasil kerja rangkaian tersebut dalam bentuk tabel kebenaran.
45